Устройство для отладки программ

,ЯО 1513457 А 1 06 Г 11/ ПРИ ГНСПИ АНИЕ ИЗОБРЕТЕН 405071/24-245.01.887.10,89. Бюл.(21) 4 (22) 1 (46) 0 (72) В и В.И. остове содержи ального 37Л. Внл ты, памя два трчтения жимамн ной памяти, д адресации яче счетчик време чен для подсч измерения. Ус поминать сост цессора, время стоянии и ветствующии к сора во время емой программь ходима для по трассы программь первый 14, второй 15 и третий 16 блоки элементов ИЛИ, блоки 17-21 элементов И, элементы И 22-27, элементыИЛИ 28-31, вход 32 задания режима,тактовый вход 33, вход 34 перезаписи, вход 35 логической единицы, первый информационный вход 36, второйинформационный вход 37 устройства,выход 38 признака перезаписи, информационный выход 39 устройства.Устройство работает следующим образом,м ян вычислить испольаммы, а так и эффекти онировани ение руктурнаяки программ.истр 1 коключа защини, схемуорой 6 блоервый 7 ипервый 9ый 11,ты задержки,ии счетчики 3,и регистр 1стояние, блоки состо 9, 1 В исходно 8, тригге брошены в н и 6 БП .очищ На нулеволевое с нылвыходей поте иггера 9 устал, который новлены высо СУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМНТ СССР СКОМУ СВИДЕТЕЛЬСТВ(56) В.А. Фараджев и др. Комплекс аппаратных средств ЭВМ для отладки программ реального времени УСИМ, 1980, с. 48-51.Авторское свидетельство СССР В 980096 кл. С 06 Р 11/26, 1981. (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ (57) Изобретение относится к вычислительной технике и может быть использовано при отладке программ и решении задач оценки эффективности и оптимизации вычислительного процесса. Целью изобретения является позыИзобретение относится ктельной технике и может бьзовано для отладки прогрже при решении задач оценкности и оптимизации функцивычислительных систем.Цель изобретения - повьстоверности отладки.На чертеже приведена стсхема устройства для отладУстройство содержит реда состояния, регистра 2ты памяти, счетчик 3 врем4 сравнения, первый 5 и втки буферной памяти (БП), пвторой 8 счетчики адреса,и второй 10 триггеры, перврой 12 и третий 13 элемен 2ности отладки, Устрой- регистр кода состояния роцессора, регистр клюти, два блока буферной иггера, управляющих реи записи блоков буфера счетчика адреса для к буферной памяти, и, который предназната абсолютного времени ройство позволяет заяние центрального пронахождения в этом юч защиты памяти, соотаждому состоянию процесвыполнения исследуЭта информация необтроения операционной1 ил.513457 4водиться запись. Одновременно этотимпульс через элемент 11 задержкипоступает ка второй вход блоков элементов И группы 21 и разрешает записьв регистр 1 текущего кода состояния,й После записи информации в последнюю ячейку блока 6 происходит переполнение счетчика 7 и он обнуляется,Сигнал с выхода переполнения счетчиа 1 О ка .7 через элемент ИПИ 28 поступаетна счетный вход триггера 9 и устанавливает последний в единичное состояние. На единичном выходе триггера 9устанавливается высокий потенциал,который поступает на первый управляющий вход блока 5, второй вход элемента И 23 и второй вход блоков элементов И 17, тем самым устанавливаяе- блок 5 врежим записи.а щ Одковременно этот потенциал поступает на вход считывания блока 6, первый вход элемента И 25 и первый входуп- блоков элементов И группы 20, темсамым переводя блок б в режим считывания. Запись в блок 5 осуществляется аналогично записи в блок 6, прио- этом адрес очередной ячейки, определяемый содержимым счетчика 7, поступает на группу адресных входов блока4 5 через блок 17 элементов И и блок 14элементов ИЛИ, а импульс с выходав схемы 4 сравнения - на вход считывания блока 5 через элемент И 23 и элемент ИЛИ 31ов Сигнал с выхода переполнения счетму чика 7 через элемент ИЛИ 29 поступа 35е- ет на счетный вход триггера 10, устаде навливая его в единичное состояние.При этом высокий потенциал с единич 40ного выхода триггера поступает черези- выход 38 устройства в ЭВМ, сигналие- зируя о необходимости перезаписи ино- формации из заполненного блока БП воя- внешнюю память. Для перезаписи содер 45жимого блока БП из ЭВМ через управляющий вход 34 устройства начинаютпоступать импульсы.Очередной импульс, поступая через19 элемент И 23 и элемент ИЛИ 30 на входсчитывания блока б,обеспечивает считывание из очередной ячейки БП, адрес которой определяется содержимымсчетчика 8, которое поступает через,блок 20 элементов И и блок 15 элемен 55тов ИЛИ на группу адресных входовблока 6,3 поступает на вход записи блока б, второй вход элемента И 24 и второй вход блока элемектов И 19, тем самьж устанавливая блок 6 в режим записи. дновременно этот потенциал поступадт на вход считывания блока 5, первы ход элемента И 26 и первый входока элементов И 18, тем самым усанавливая блок 5 в режим считыванияНа управляющий вход 35 устройств одается высокий потенциал, который охраняется на весь период работы стройства. Тактовые импульсы ЭВМ, оступающие на вход 33 устройства, ачинают через элемент И 22 постуать на счетный вход счетчика 3 и ход разрешения схемы 4 сравнения, четчиком 3 осуществляется фиксация бсолютного времени измерения. В р истре 2 хранится код текущего ключ ащиты памяти ЭВМ, запись которого существляется через группу 37 инфо ационных входов устройства. На гр у 36 информационных входов устройтва поступает из ЭВМ код текущего остояния центрального процессора например, для ЭС ЕС ЭВМ этот код с тветствует значению четырнадцатогопятнадцатого разрядов слова состо ния программы). Этот код на схеме равнения сравнивается с кодом предь ущего состояния, который хранится егистре 1 (в начале работы устройтва этот код принимается равным иу). В случае несовпадения этих код о очередному импульсу, поступающевыхода элемента И 22 на вход разр ения схемы 4 сравнения, ка ее выхо оявляется импульсный сигнал.Этот сигнал через элемент И 24 и элемент ИЛИ 30 поступает на вход сч тывания блока б. По этому сигналу ч рез группу информационных входов бл ка б в очередную ячейку осуществл ется запись содержимого счетчика 3, регистров 1 и 2.Адрес очередной ячейки блока б в режиме записи определяется содержимым счетчика 7, которое через блок элементов И и блок 15 элементов ИЛИ поступает на группу адресных входов блока б,Импульс с выхода схемы 4 сравнения через элемент 12 задержки посту пает также на счетный вход счетчика 7, увеличивая его содержимое на еди ницу и тем самым формируя адрес следующей ячейки, в которую будет произСодержимое очередной ячейки с группы информационных выходов блока5151 6 через блок 16 элементов ИЛИ поступает на группу информационных выходов устройства 39. Этим же импульсом, поступаюцим через элемент 13 задержки и элемент И 27 на счетный вход счетчика 8, осуществляется увеличение содержимого счетчика 8 на единицу, тем самым формируется адрес следуюцей ячейки, из которой будет производиться считывание (перезапись).После считывания содержимого последней ячейки блока 6 происходит переполнение счетчика 8 и он обнуляется. Сигнал с выхода переполнения счетчика 8 через элемент ИЛИ 29 поступает на счетный вход триггера 10 .и устанавливает его в нулевое состояние. Низкий потенциал на его единичном выходе сигнализирует ЭВМ об окончании считывания (перезаписи), Ячейки блока 6 при считывании обну-ляются.Считывание из блока 5 осуществляется аналогичным образом, при этом адрес очередной ячейки считывания поступает из счетчика 8 через блок 18 элементов И и блок 14 элементов ИЛИ на группу адресных входов блока 5.По окончании работы устройства необходимо считать содержимое неполностью заполненного блока БП, Дпя этого введен режим принудительного чтения (перезаписи). В этом режиме на управляющий вход 32 устройства поступает импульс, который через элемент ИЛИ 28 устанавливает триггер 9 в противоположное состояние, тем самьк устанавливая блок БП, находяцийся по окончании работы устройства в режиме записи, в режим считывания, Одновременно этот импульс через элемент ИЛИ 29 устанавливает триггер 10 в единичное состояние. Считывание из блока БП производится аналогично описанному.Формула изобретенияУстройство для отладки программ, содержащее первый блок буферной памяти, первый счетчик адреса, первый триггер, первый элемент задержки, первый, второй, третий и четвертый блоки элементов И, первый и второй блоки элементов ИЛИ, регистр кода состояния, схему сравнения, первый элемент ИЛИ, причем группа информационных выходов регистра кода состо-3457еяния подключена к первой группе информационных входов схемы сравнения,выход которой соединен с входом первого элемента задержки, единичный 5выход первого триггера подключен квходу записи первого блока буфернойпамяти, выходы первого и второго блоков элементов И подключены соответ О ственно к первому и второму входампервого блока элементов ИЛИ, выходытретьего и четвертого блоков элементов И соединены соответственно спервым и вторым входами второго бло ка элементов ИЛИ, вход задания режима устройства подключен к первомувходу первого элемента ИЛИ, о т л ич а ю щ е е с я тем, что, с цельюповышения достоверности отладки,в него введены второй счетчик адреса, второй блок буферной памяти, второй триггер, второй и третий элементы задержки, третий блок элементовИЛИ, регистр ключа зациты памяти, 25 счетчик времени, пятый блок элементов И, второй, третий и четвертыйэлементы ИЛИ, первый, второй, третий,четвертый, пятый и шестой элементы И,причем тактовый вход устройства под- ЗО ключен к первому входу первого элемента И, выход которого соединен свходом разрешения сравнения и сосчетным входом счетчика времени,группа выходов которого подключенак соответствуюцим входам группы информационных входов первого и второго блоков буферной памяти, перваягруппа информационных входов устройства соединена с группой информацион О ных входов пятого блока элементов Ии второй группой информационных входов схемы сравнения, выход которойподключен к первым входом второгои третьего элементов И и к входу вто рого элемента задержки, выход которого соединен со счетным входом первого счетчика адреса, группа выходовкоторого подключена к первым группампервого и третьего блоков элементов 5 О И, вторая группа информационных входов устройства подключена к группевходов регистра ключа защиты памяти,группа выходов которого подключенак соответствующим входам групп инфор мационных входов первого,и второгоблоков буферной памяти, группа выходов регистра кода состояния подключена к соответствующим входам группинформационных входов первого и вто 1513457рого блоков буферной памяти, выход переполнения первого счетчика адреса подключен к первому входу второго элемента ИЛИ и второму входу первого лемента ИЛИ, выход которого соединен 5 о счетным входом первого триггера,ничный выход которого соединен с торым входом второго элемента И,равляющими входами первого и.чет- О ертого блоков элементов И, первымходом считывания второго блока буерной памяти и первым входом четверого элемента И, выход которого содинен с первым входом третьего элеента ИЛИ, выход которого подключенвторому входу разрешения считыва-я второго блока буферной памяти, руппа информационных выходов которбо подключена к первой группе входоветьего блока элементов ИЛИ, нуле ой выход первого триггера соединенупавляющим входом второго блока лементов И, первым входом считываия первого блока буферной памяти; ходом записи второго блока буферой памяти, вторым входом третьего лемента И, управляющим входом третьго блока элементов И и с первым вхоом пятого элемента И, выход котороо соединен с первым входом четверого элемента ИЛИ, выход которого одключен к второму входу считывания ервого блока буферной памяти, группаформационных выходов которого сонена с второй группой входов третьго блока элементов ИПИ, группа выхо-, ов которого является группой инфорационных выходов устройства, вход перезаписи устройства соединен с вторыми входами четвертого и пятого элементов И и входом третьего элементазадержки, выход которого соединен спервым входом шестого элемента И, выход которого подключен к счетномувходу второго счетчика адреса, выходпереполнения которого подключен квторому входу второго элемента ИЛИ,выход которого соединен со счетнымвходом второго триггера, единичныйвыход которого подключен к второмувходу шестого элемента И и являетсявыходом признака перезаписи устройства, группа информационных выходоввторого счетчика адреса соединена свторыми группами информационных входов второго и четвертого блоков элементов И, выходы второго и третьегоэлементов И соединены соответственнос вторыми входами четвертого и третьего элементов ИЛИ, второй вход первого элемента И подключен к шине единичного потенциала устройства, группавыходов первого блока элементов ИЛИподключена к группе адресных входовпервого блока буферной памяти, группавыходов второго блока элементов ИЛИсоединена с группой адресных входоввторого блока буферной памяти, выходпервого элемента задержки подключенк управляющему входу пятого блокаэлементов.,И, группа выходов которогоподключена к группе входов регистракода состояния, вход задания режимаустройства соединен с третьим входомвторого элемента ИЛИ.1513457 Составитель И. СафроноваН, Лазоренко Техред М.Дидык Ред Тираж 668 Подписноекомитета по изобретениям и открытиям при ГКНТ СС Москва, Ж, Раушская наб , д. 4/5 а, 101 роизводственно-издательский комбинат "Патент", г. Ужгород, ул Заказ 6081 ВНИИПИ Гос арственног 113035