Запоминающее устройство с контролем

СОЮЗ СОВЕТСКИХ.СОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 9) (11) С 29/00 1,ХЮИЖ 5111;.,л Ффд ПИСАНИЕ ИЗОБРЕТЕНИ ЛЬСТВ АВТОРСКОМУ СВИ чей, бл ш + 1 с мент И- устройс сигнала упра маторэле о фор ип+ ленйя, регистр в ио модулю дв ент ИЛИ. Введен ирователя управ 1 дешийраторов дреса эле е вх озворойстах анизо обра ть структуру ус м,ччто при ошиб ило ора таким К а л ационных разрядов,бло к 3 управления, форми равляющих сигналов, ров 5, регистр 6 адре мматоров 7 по модулю -НЕ 8, информационные 9 устройства, вход 10накопителя устройстходами инфор 2 ключей, бл рователь 4 у и+1 дешифрат са, ш + 1 су Изобретенительной техни е относится к вычи ке и может быть ис строения оперативн х (с батарейным п ающих устройств с сли л эовано для энергозави нием) запо Щиваемой ини контроле и два, элемент Ивходы/выходывыбора номерава, адресныевход 12 режимшения работы о формационнои струкадреса.обретения является повыше-,елью входы 11 устр а работы, вхо оиства,д 13 разреход 14,элемент шение потребства. ние надежности и уме ляемой мощности устрНа фиг. 1 предста предлагаемого устрой схема блока управленУстройство содерж пителей с объединенн тройства хем лена бл тва; на признака ошиИЛИ 15.Принцип ре в следую устроиств иг. ства заключа-. оть накои/выит блокми вход тся ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56,) Авторское свидетельство СССР Нф 1180975, кл. 0 11 С 29/00, 1985.Авторское свидетельство СССР1 089628, кл. 0 11 С 29/00982. (54) ЗАПОМИНАЭ 1 ЩЕЕ УСТРОЙСТВО С 1(ОНТРОЛЕМ(57) Изобретение относится к вычислительной технике и может быть использовано для построения оперативных энергонезависимых (с батарейным питанием) запоминающих устройств с наращиваемой информационной структурой и контролем адреса, Целью изобретения является повышение надежности и уменьшение потребляемой мощности.Запоминающее устройство с контролемсодержит блок накопителей, блок клю в коде адреса илИнесоответствии адреса номеру выбранного устройствазапрещаются переключения на входынакопителей, а при отсутствйи ошибопереключения на входах адреса и режма происходят только у выбранных нкопителей. Уменьшается уровень помеи мощности потребления как в режимеобращения, так и в режиме хранения2 ил.3 1508287При подаче на один из входов шины 12 сигналов "Запись" или 1 Чтение"в регистре 6 адреса Фиксируется посигналу блока 3 "Режим Рг" код адре 5ся с шины 11. В блоке 3 по сигналам"Запись" (" Чтение" ) происходит снятие блокировки с распределителя 3.2,триггеров 3.4, 3.5 (установленныхпредварительно в состояние "1" потенциалом, соответствующим отсутствиюсигналов "Запись", "Чтение" ) и разрешается прохождение синхроимпульсовгенератора 3,1 через синхровход распределителя 3.2. Так как триггеры 153,4, 3.5 находились в состоянии "1",то потенциалом с выхода элемента3,13 разрешается Формирование. элементов 3,11 сигнала прерывания работыраспределителя 3.2 по первому же импульсу генератора 3.1, поступившемув распределитель 3.2 и вызвавшему переключение на его выходе, соединенном с синхровходом триггеров 3.4,3.5.Если к этому моменту на информационных входах триггеров сформировалсясигнал исправности адреса, то он запишется в триггер 3.4 или 3.5 в зависимости от режима "Чтение" или "Запись"), при этом прерывание снимается, так"как триггер 3.4 или 3.5 переключается из "1" в "О", и распределитель продолжает работу. Если вкоде адреса ошибка или адрес не соответствует номеру выбранного устройства, то дальнейшее переключение распределителя 3.2 и Формирование синхросигнала Формирователем 3.3 не производится, Отсутствие переключенийраспределителя в этом случае является дополнительным Фактором сниженияуровня помех.Сигнал исправности адреса вырабатывается в сумматорах 7 и элементахИ-НЕ 8, ИЛИ 15, при этом предполагается, что суммарное время задержкив этом блоке и элементах 8, 3,7,3.8И-НЕ и элементе ИЛИ 15 меньше времени между передними Фронтами сигналов"Запись", "Чтение" и сигналов адреса. 50В ш+1 сумматорах 7 производитсясвертка сумматором 7.1 по модулю двакода адреса с контрольным разрядоми поразрядное сравнение группы разрядов кода адреса с кодом номера устройства в сумматорах 7.17 ш ("селекция адреса"). Элементами 8 и 15вырабатывается окончательно сигналисправности адреса,Сигнал на входе 1 3 уст ан авлнв аютс некоторой задержкой после включения питания для того, чтобы избежатьнесанкционированных переключений врежимных и адресных входах накопителей 1. При отсутствии или сниженииосновного питания сигнал на входе13 имеет нулевой уровень, что обеспечивает поддержание блокирующихпотенциалов на режимных входах накопителей (при снижении и отсутствиипитания) и постоянство потенциалана адресных входах (при снижениипитания). При отсутствии основногопитания постоянство потенциалов наадресных входах обеспечивается резисторными привязками, Благодаря этомупотребление накопителей во время коммутации питания остается минимальным,В режиме записи или чтения информации при наличии сигнала исправности адреса триггеры 3,5 или 3,4 переключаются и, так как на входе 13 устройства - разрешающий потенциал,формируют на выходе элемента 3.13 сигнал разрешения адреса, При отсутствиисигнала исправности адреса не происходит переключение триггеров 3,4 или3,5, сигнал разрешения адреса не вырабатывается, вследствие чего сигналы на выходах дешифраторов 5 отсутствуют и обращение к накопителям группы 1 не происходитПри поступлении на первые управляющие входы дешифраторов 5 сигналаразрешения адреса на выходах дешифратора 5.(п+1) возникает сигнал,разрешающий Формирование сигналов выборки и записи только для выбранногонакопителя блока 1, На выходах остальных дешифраторов 5, соответствующих входам адреса выбранного накопителя, Формируется код адреса,аналогичный коду на вторых управляющихвходах этих дешифраторов. На остальных выходах, соответствующих входамадреса невыбранных накопителей, дешифраторов 5.15,п, потенциалостается неизменным,В режиме записи сигналом с выходаблока 3 ключи блока 2 открыты на прием информации с шины 9. Стробы выборки и записи, сформированные формирователем 3.3 в соответствии с требуе-мой временной диаграммой накопителей1, поступают через элементы 3.9,3.12на входы формирователя 4 управляющихсигналов и, так как на входе 13150828разрешающий потенциал, в виде сигналов выборки и записи поступают навходы выбранного накопителя, на другие входы которого уже поступили коды информации и адреса,В режиме чтения ключи блока 2 сигналом с блока 3 открыты на передачу.На входах разрешения выборки и записи/чтения выбранного накопителя 1 1 Облоками 3 и 4 формируются соответствующие сигналы, и считываемая информация поступает на выходы 9,После отработки цикла записи иличтения по сигналам с Формирователя 153.3, поступающим через элемент 3,11на вход прерывания распределителя3.2, происходит остановка работыраспределителя 3,2, По сигналам Формирователя 3,3 (в случае переключения триггеров 34, 3,5) элементом3.10 вырабатывается сигнал ответа,который свидетельствует об исправности адреса и поступает на контрольный выход 14 устройства. При ошибках 25в коде адреса или его несоответствииномеру устройства сигнал ответа невырабатывается.Техническая эффективность предлагаемого устройства заключается в повышении надежности запоминающего устройства за счет уменьшения уровняпомех и исключения обращений по ложным адресам благодаря запрету переключений адресных сигналов на адресныхвыходах тех накопителей, обращение ккоторым не производится, и запретупрохождения кода адреса на входы накопителей при ошибках в адресе илиего несоответствии коду номера устройства; облегчения режима работыблоков устройства благодаря распараллеливанию сигналов адреса, уменьшению емкостной нагрузки по адреснымцепям; уменьшения вероятности искаже.ния информации в моменты коммутациипитания за счет постоянства потенциалов на адресных и режимных входахв эти моменты времени; снижение потребляемой мощности происходит как врежиме обращения за счет уменьшениядлительности фронта адресных сигна"лов, использования в качестве буферных схем адреса маломощных дешифраторов с относительно низким коэффициентом разветвления и невозможности переключения на входах невыбранных накопителей, так и в режиме хранения,а также при коммутации питания, за счет постоянства потенциалов на адресных и режимных входах накопителейКроме того, улучшаются временные характеристики устройства, такие как время выборки и цикл обращения за счет уменьшения длительности Фронта адресных сигналов, а также увеличивается срок храпения информации за счет уменьшения потребления в моменты коммутации питания,Формула изобретениягЗапоминающее устройство с контролем, содержащее блок накопителей, блок управления, регистр адреса ш+1 сумматоров по модулю два, (где ш определяется по Формуле 9 = 2 количество накопителей 1, блок ключей, элемент ИЛИ и элемент И-НЕ,входы которого соединены с выходами с первого по ш-й сумматоров по модулю два, первые входы которых соединены с выходами второй группы регистра адреса, вторые входы с первого по ш-й сумматоров по модулю два являются входами выбора номера накопителя устройства, информационные входы и вход контрольного разряда регистра адреса являются адресными входами устройства, выходы второй, третьей групп и контрольный разряд регистра адреса соединены с входами (ш+1)-го сумматора по модулю два, выход которого соединен с первым входом элемента ИЛИ, выход элемента И-НЕ соединен,с вторым входом элемента ИЛИ, выход которого соединен с входом признака корректности адреса блока управления, вход задания режима которого является входом задания режима устройства, первый и второй выходы блока управления соединены соответственно с входом управления регистра адреса и входом управления блока ключей, первые входы-выходы которого соединены с информационными входами- выходами блока накопителей, вторые входы-выходы блока ключей являются информационными входами-выходами устройства, шестой выход блока управления является выходом признака ошибки устройства, о т л и ч а ю щ е ес я тем, что, с целью повышения надежности и уменьшения потребляемой мощности устройства, в него введены и+1 дешифраторов, где и - количествдячеек накопителя, и формирователь управляющих сигналов, выходы разрешения выборки и выходы разрешения записи- чтения которого соединены соответст 5 венно с одноименными входами блока накопителей, адресные входы которого соединены с выходами с первого по и-й дешифраторов, выходы (и+1)-го дешифратора соединены с адресными вхо дами формирователя управляющих сигналов, вход выборки которого соединен с третьим выходом блока управления, четвертый выход которого соединен с входом признака записи-чтения форми рователя управляющих сигналов, входразрешения которого соединен с входом разрешения блока управления иявляется входом разрешения работыустройства, пятый выход блока управления соединен с первыми информационными входами с первого по (в+1)-йдешифраторов, вторые информационныевходы с первого по п-й дешифраторовсоединены с выходами третьей группырегистра адреса, выходы второй группы которого соединены с адреснымивходами с первого по (п+1)-й дешифраторов.,ц дак Подписно ираж 55 ткрытиям при ГКНТ СС тен 4 аб аушска Гагарина, 10 ф Фоизводственно-издательский комбинат Патент , г. Ужг Заказ 554БНИИПИ Го рственного комит 113035, Москв а по и Ж,