Устройство для функционального контроля цифровых узлов

) ОИ 46 ц 401 К 3 ПИСАНИЕ ИЗОБРЕТЕНИЯ ТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТ(56) Авторское свидетельство СССР 9 1145311, кл. С 01 К 31/28, 1983.Авторское свидетельство СССР В 918904, кл, С 01 К 31(28, 1980. (54) УСТРОЙСТВО ДЛЯ аУНКИИОНАЛЬНО 11 Э КОНТРОЛЯ ЦИФРОВ 11 Х УЗЛОВ(57) Изобретение относится к контрольно-измерительной технике и может быть использовано при функциональном контроле больших интегральных схем. Устройство содержит ЭВМ 1, накопитель 2, блок (Б) 3 управления, Б 4 управления памятью, Б 5 памяти наборов, контактный Б 16, компаратор 17, Б 6 памяти циклограмм, Б 7 памяти команд.1 Б 8 памяти откликов, Б 9 синхрониза ции, буфер 10 маски, дешифратор 11команд, буфер 1 2 эталона, коммутатор13, Б 14 Формирователей, сигнатурныйанализатор 15. Устройство повышаетдостоверность контроля цифровых узлов за счет снятия ограничений надлину последовательности тест-наборов и объема их различающихся значений, позволяет увеличить количествоциклов обмена с контролируемым цифровым узлом без обращения к ЭВМ.Б 4 управления памятью обеспечиваетзапись кодов контроля в Б 7 памятикоманд, Б 8 памяти откликов, Б 5 па"мяти наборов, Б 6 памяти циклограмми выбор из них кодов при контроле,что дает возможность сократить объемвычислений и обменов с ЭВМ, а такжене требует большого объема памяти.1 эп, ф-лы, 2 ил.Изобретение относится к контрольно-измерительной технике и может быть1 использовано при функциональномконтроле БИС и цифровых узлов (ЦУ)любого назначения.Цель изобретения - повышение достоверности контроля цифровых узловпутем снятия ограничений на длинупоследовательности тест-наборов и 10объем их различающихся значений.Ка фиг,1 представлена структурнаясхема предлагаемого устройства; нафиг.2 - функциональная схема блокаформиров ателей. 5Устройство содержит электронновычислительный блок (ЗВМ) 1, накопитель 2, блок 3 управления, блок4 управления памятью, блок 5 памятинаборов, блок б памяти циклограмм, 20блок 7 памяти команд, блок 8 памятиоткликов, блок 9 синхронизации, буфер 10 маски, дешифратор 11 команд,буфер 12 эталона, коммутатор 13,блок 14 формирователей, сигнатурный 25анализатор 15, контактный блок 16компаратор 17. Блок 14 формирователей состоит из. нескольких (от одногодо четырех) каналов, каждый из которых содержит дешифратор 18, буферный 30регистр 19, регистр 20 коммутации,регистр 21 набора, блок 22 передатчиков и входные ключи 23.Группа управляющих входов блока 5памяти наборов соединена с первойгруппой выходов блока 4 управленияпамятью, группа входов которого соединена с группой информационных вы"ходов блока 3 управления, информационный вход блока 3 соединен с щвыходом компаратора 17. Группа входов-выходов накопителя 2 соединенас группой входов-выходов ЭВМ 1. Вторая группа выходов блока 4 управления памятью соединена с группой адресных входов блока 6 памяти цикло".грамм, блока 7 памяти команд и блока 8 памяти откликов.Группа информационных входов-выходов блока 6 памяти циклограмм сое 50динена с третьей группой выходов бло.".ка 4 управления памятью, с группойинформационных входов блока 9 синхронизации, с буфером 10 маски, с группой адресных входов компаратора 17 и55с группой адресных входов блока 5памяти наборов. Группа выходы блока 5 соединена с группой информационных входов буфера 12 эталона и с группой входов блока 14 формирователей, Группа выходов блока 14 соединена с первой группой входов компаратора 17, с группой информационных входов-выходов блока 8 памяти откликов, с группой информационных входов коммутатора 13 и с группой информационных входов блока 3 управления. Группа входов-выходов блока 3 управления соединена с группой входов-выходов ЭВМ 1. Управляющий вход блока 3 управления соединен с первым выходом блока 9 синхронизации. Первый управляющий вход блока 9 соединен с выходом контактного блока 1 б, группа входов-выходов которого соединена с группой входов-выходов блока 14 формирователей. Первый вход блока 14 соединен с входом буфера 12 эталона и с первым выходом дешифратора 11 команд. Второй вход блока 11 соединен с первым управляющим входом блока 14 формирователей и с входом коммутатора 13. Выход коммутатора 13 соединен с входом анализатора 15.Группа выходов анализатора 15 соеди" иена с первой группой входов компаратора 17, Вторая группа входов компаратора 17 соединена с группой выходов буфера 1 О маски. Вход буфера 10 маски соединен с третьим выходом дешифратора 11 команд, четвертый выход которого соединен с вторым управляющим входом блока 9 синхронизации, второй выход блока 9 синхронизации соединен с вторым управляющим входом блока 14 формирователей и с первым управляющим входом блокауправления памятью. Второй управляющий вход блока 4 соединен с пятым выходом дешифратора 1 команд. Группа входов дешифратора 11 соединена с четвертой группой выходов блока 4 управления памятью и с группой входов-выходов блока 7 памяти команд. Группа информационных выходов блока 3 управления соединена с группой входов блока 5 памяти наборов. Группа выходов буфера 12 эталона соединена с третьей группой входов компаратора 17.Первый и второй входь 1 дешифратора 18 каждого из канальных блоков блока 14 соединены соответственно с первым и вторым входами блока 14, группа входов которого соединена с группой входов буферного регистра 1 9 и с группой входов дешифратора 18.658 10 15 20 25 35 40 45 50 55 314 Первый и второй выходы дешнфратора 18 соедиеы соотнетстнено с первым и вторым нходами буферного регистра 19. Группа выходов буферного регистра 19 соединена с группой входон регистра 20 коммутации, с группой входон регистра 21 набора и с группой входов блока 22 передатчиков. Вход блока 22 соединен с третьим выходом дешифратора 18, четвертый выход которого соединен с входом регистра 20 коммутации. Группа выходов регистра 20 коммутации соединена с первой группой входов выходных ключей 23. Вторая группа входов выходных ключей 23 соединена с группой выходов регистра 21 набора, Вход регистра 21 набора соединен с третьим входом блока 14, группа нходов-выходов которого соединена с группой выходов выходных ключей 23 и с второй группой входов буферного регистра 19. Группа выходов блока 22 передатчиков соединена с группой выходов блока 14. Блок 6 памяти циклограмм, блок памяти команд и дешифратор команд позволяют выделить иэ всей совокупности тест-наборов циклический процесс, описывающий нсе временные соотношения управляющих и информационных сигналов (интерфейс) БИС или ЦУ и записать его в указанные блоки памяти, причем в данные блоки записывается порядок следования в цикле именно изменений необходимой для тестирования информации, а ее конкретные значения задаются содержимым подключенных к выходу блока памяти . циклограмм блоков. Такое построение позволяет трактовать цикл обмена с БИС или ЦУ как один такт отработки ЭВМ 1.Блок 7 памяти команд с дешифратором 11 команд обеспечивает "разбор" хранящейся в блоке 6 памяти циклограмм информации и передачу ее для изменения содержимого соответствующих блоков. Блок б памяти циклограмм своими информационными входами-выходами подключен к группе адресных входов блока 5 памяти наборов таким образом, что каждый разряд блока 6 памяти циклограмм подключен к своему элементу памяти блока 5 памяти наборов, что обеспечивает независи-. мую поканальную выборку логических уровней на каждом наборе и позволяет увеличить количество циклов обмена 36с БИС или ГУ без обращения к ЭВМ 1,сократить объем вычислений в ЗВМ 1путем цикличности н тест-наборах,Блок Я памяти откликов записывает и сохраняет весь массив логическихсостояний входов и выходов БИС или 1 КУза цикл обмена, что дает возможностьрегистрировать ошибку по обобщенномусигналу, а производить ее анализ нетолько по соотнетствующему отклику,но и по его "предистории". Буфер 10маски обеспечивает возможность снятия контроля на любом канале ЦУ ина любой период, что необходимо,когда инФормация неопределенна иликонтролируется не по хранимой характеристике.Устройство работает следующимобразом,Из накопителя 2 при помощи ЭВМ 1,блока 3 управления и блока 4 управления памятью производится заполнение блока 6 памяти циклограмм и блока 7 памяти команд информацией, описывающей цикл временных соотношенийсигалов ЦУ, а олока 5 памяти наборов - значениями логических уровнейна заданном числе циклов. Затем ЗВМ1 производит запуск отработки иприступает к вычислению измененийв логических уровнях для последующих циклон отработки. Блок 4 управления памятью производит последовательную выборку содержимого блока 6памяти циклограмм и блока 7 памятикоманд. В соответствии с содержимымблока 7 памяти команд дешифратор 11команд Формирует сигналы управления,распределяющие информацию блока памяти циклограмм. Информация может бытьзаписана в буфер 10 маски, коммутатор 13, блок 9 синхронизации или бытьадресом блока 5 памяти наборов. Впоследнем случ"е по сигналу с дешифратора 11 команд производится записьсодержимого блока 5 памяти наборов вбуфер 12 эталона и блок 14 формирователей. Тест-набор или вариант коммутации входон-выходов подготавливается в буферных регистрах 19 блока 14формирователей последовательным сдвигом 1 б-разрядного слова. По окончании подготовки производится записьнабора в регистр 21 набора, а вариан"та коммутации - в регистр 20 коммутации блока 14 Формирователей. Запись нарианта коммутации производится по сигналу дешифратора 11 команд,836 14 б 5 5а набора - по сигналу от блока 9 синхронизации, Чтение логических уровней на контактах Г производится по сигналу от блока 9 синхронизации в буферный регистр 9, с выхода которого через блок 22 передатчиков отклики поступают на входы-выходы ,блока 8 памяти откликов компаратор17 и коммутатор 13, анализ их в компараторе 17 или запись в анализатор15. Запись откликов в блок Я памятиоткликов производится одновременно с подготовкой следующего набора при 1 последовательном сдвиге буферного 1регистра 19. Это позволяет произво.- дить обработку информации в формате 16-разрядного слова, что значительно сокращает аппаратные затраты вслед,ствие некоторого снижения быстродейтвия. На компараторе 17 производится сравнение откликов с содержимым буфера 12 эталона, при этом сравни, аются лишь разрешенные содержимым буфера 10 маски разряды. При несовадении компаратором 17 формируется сигнал обобщенной ошибки, по котороу блок 3 управления выставляет ванале ЭВМ 1 соответствующий векторерывания. Анализ неисправности про- Эо изводится в ЗВИ 1 после прочтения ею содержимого блока 8 памяти откликов. При отсутствии сигнала обобщеной ошибки блок 9 синхронизации вырабатывает сигнал, поступающий на35 блок 4 управления памятью. Последний Модифицирует адрес выборки блока 6 памяти циклограмм, блока 7 памяти команд и блока 8 памяти откликов.1 ри отсутствии сигнала внешней синхронизации в заданный интервал времейи блоком 9 синхронизации вырабатывается сигнал ошибки, воспринимаемый блоком 3 управления, который выс- "авляет в канале ЗВМ 1 соответствуюШий вектор прерывания. Процесс моди" фикации адреса в блоке 4,управления памятью происходит до получения им бт дешифратора 11 команд признака конца цикла, Если счетчик циклов от 50 работки в блоке 4 управления памятью не исчерпан, производится отработка следующего цикла с другими значениямн, хранящимися в блоке 5 памяти наборов. Если счетчик циклов исчерпан,55 иоисходит останов и блок 3 управленйя выставляет вектор прерывания конце отработки. ".)ВМ 1 вводит в блок 5 памяти наборов вычисленные за период отработки изменения и вновь запускает Отработку,й 1 ормула изобретения 1, Устройство для Функционального контроля цифровых узлов, содержащее электронный вычислительный блок, накопитель, блок управления, блок памяти наборов, блок управления памятью, компаратор и контактный блок, причем группа управляющих входов блока памяти наборов соединена с первой группой выходов блока управления памятью, группа входов которого соединена с группой информационных выходов блока управления, информационный вход которого соединен с . выходом компаратора, группа входов- выходов накопителя соединена с группой входов-выходов электронно-вычислительного блока, о т л и ч а ю щ еес я тем, что, с целью повышения достоверности контроля, в него введены блок памяти циклограмм, блок памяти команд, блок памяти откликов, блок синхронизации, буфер маски, дешифратор команд, буфер эталона, коммутатор, сигнатурный анализатор и блок Формирователей, причем вторая группа выходов блока управления памятью соединена с группой адресных входов блока памяти циклограмм, блока памяти команд и блока памяти откликов, группа информационных входов- выходов блока памяти циклограмм соединена с третьей группой выходов блока управления памятью, с группой информационных входов блока синхро-., низации, буфера маски, с группой адресных входов коммутатора и с груп-. пой адресных входов блока памяти наборов, группа выходов которого соединена с группой информационных входов буфера эталона и с группой входов блока формирователей, группа выходов которого соединена с первой группой входов компаратора, с группой информационных входов-выходов блока памяти откликов, с группой информационных входов коммутатора и с группой информационных входов блока управления, группа входов-выходов которого соединена с группой входов-выходов электронного вычислительного блока, управляющий вход блока управления соединен с первым выходом блока синхронизации, первый166)836 7управляющий вход которого соединен с выходом контактного блока, группа входов-выходов которого соединена с группой входов-выходов блока форми 5 рователей, первый вход которого соединен с входом буфера эталона и с первым выходом дешифратора команд, второй выход которого соединен с первым управляющим входом блока формирователей и с входом коммутатора, выход которого соединен с входом сигнатурного аналиэатора, группа выходов которого соединена с первой группой входов компаратора, вторая группа входов которого соединена с группой выходов буфера маски, вход которого соединен с третьим выходом дешифратора команд, четвертый выход которого соединен с вторым управляющим входом блока синхрониэации, второй выход которого соединен с вторым управляющим входом блока формирователей и с первым управляющим входом блока управления памятью, второй уп равляющий вход которого соединен с пятым выходом дешифратора команд, группа входов которого соединена с четвертой группой выходов блока упт равления памятью и с группой, входов- выходов блока памяти команд, группа информационных выходов блока управления соединена с группой входов блока памяти наборов, группа выходов буфера эталона соединена с третьей группой входов компаратора. 2, Устройство по п.1, о т л и ч аю щ е е с я тем, что блок формирователей состоит иэ каналов, каждьп 3 из, которых содержит дешифратор, буферный регистр, регистр коммутации, регистр набора, блок передатчиков и выходные ключи, причем первый и второй входы дешифратора соединены соответственно с первым и вторым входами блока, группа входов которого соединена с группой входов буферного регистра и с группой входов дешифратора, первый и второй выходы которого соединены соответственно с первым н вторым входами буферного регистра, группа выходов которого сое" динена с группой входов регистра коммутации, с группой входов регистра набора н с группой входов блока передатчиков, вход которого соединен с третьим выходом дешифратора, четвертый выход которого соединен с входом регистра коммутации, группа выходов которого соединена с первой группой входов выходных ключей, вторая группа входов которых соединена с группой выходов регистра набора, вход которого соединен с третьим входом блока, группа входов"выходов которого соединена с группой выходов выходных ключей и с второй группой входов буферного регистра, группа выходов блока передатчиков соединена с группой выходов блока.