Асинхронный последовательный регистр

(57) Изобре тельной тех НЪ И ПОСЛЕДОВАТЕЛЬНЫИ ние относится числи может быть исп ик ыхорма инх зовано приустройств остр иема шок,нии а пере брамлнны тарт нных пос ГОСУДАРСТВЕННЫЙ КОМИТЕПО ИЗОБРЕТЕНИЯМ И ОТКРЫТПРИ ГКНТ СССР ТОРСНОМУ СВИДЕТЕЛЬСТВ(46) 28.02.89. Бюл. 11": 8 (1) Ленинградский 3 лектротехничес кий институт им, В.И.Ульянова (Ленина)(56) Авторское свидетельс ,У 1196954, кл. С 11 С 19/Авторское свидетельствУ 1251182, кл. С 11 С 19/ вым и стоковым битами. Целью изобретения является упрощение асинхронного последовательного регистра и повышает его быстродействия. Цель достигается тем, что каждая ячейка па-. мяти регистра содержит три элемента ИПИ-НЕ, три инвертора и три ключевых элемента. Для согласования с приемником используются семь элементовИЛИ-НЕ 10-16, три элемента И 17 и три дополнительных ключевых элемента 18. Для хранения одного разряда регистра требуется одна ячейка памяти. Интервал времени между записью соседних разрядов сдвигаемого кода составляет 6 С против 10 в прототипе (2. - задержка переключения МДП-транзистора), а число МДП-транзисторов, затрачиваемых на реализацию одной ячейки памяти, составляет 24 против 36,в прототипе, 2 ил.Изобретение относится к автоматике и вычислительной технике и можетбыть использовано при построенииасинхронных вычислительных устройств5приема и передачи информации.Целью изобретения является упрощение асинхронного последовательногорегистра и повышение его быстродейс.вия.10На фиг, 1 приведена схема ячейкипамяти асинхронного последовательно:о регистра; на Фиг. 2 - схема регистра и схема его соединения с источником и приемником информации,работающими в режиме Запрос - ответ",Асинхронный последовательный регистр содержит ячейки 1 памяти, каждая из которых состоит из трех аналогичных частей (цепочек) 2, из одного элемента ИЛИ-НЕ 3, инвертораи клочевого элемента 5 (последняяячейка инверторов не со,цержит).На фиг, 1 показаны выходы 6, 7 ячейкипамяти и ее входы 8, 9 25Для подключения к источнику инФормации регистр содержит семь эле- фментов И-ИЛИ-НЕ 10-16, три элемента И-НЕ 17 и группу ключевых элементов 18, ЗОДля подключения регистра к приемнику информации регистр содержитгруппу элементов ИЛИ-НЕ 19-22. НаФиг, 2 показаны также поямой 23 иинверсный 24 выходы регистра, управляющий вход 25 считывания регистра,прямой 26 и инверсный 27 информационные входы и управляющий выход 28 записи регистра,Асинхронный последова.тельный регистр работает следующим образом.Наборы значений на входах 27, 26регистра соответствуют: 10 - источник передает ноль, 01 - источник передает единицу 11 - источник не пеФ45редает информации в регистр, набор00 - запрещен,Наборы значений на выходах 23, 24регистра соответствуют; О 1 - регистрперецает в приемник ноль, 10 - регистр передает в приемник единицу,00 - регистр не передает в приемникинформацию, состояние 11 в процессеработы регистра не возилкает.Состояние ячейки памяти 1. (значения на инверсных информационных55выходах 7) соответствует; 001 - вячейке памяти записан ноль, 100 - вячейке памяти записана единица, 010 значение разряда совпадает со значением предьдущего разряда, 000 - инФормация в ячейке памяти стерта, Другие состояния ячейки памяти в процессе работы регистра не возникают вследствие наличия перекрестных связей между элементами ИЛИ-НЕ 3 Приведенное кодирование состояний ячейки означает, что первые и третьи цепочки 2 ячеек 1 памяти регистра образуют каналы, за которыми закреплены соответственно единичное и нулевое значения разрядов сдвигаемого кода, а вторые цепочки 2 этих ячеек 1 памяти - канал для передачи признака совпадения значения очередного разряда сдвигаемого кода со значением предыдущего разряда.Таким образом, если соседние раз-.: ряды сдвигаемого коца имеют различное значение, соответствующие этим разрядам единицы продвигаются по различным каналам - первому и третьему, если эти разряды имеют одинаковые значения, соответствующие им единицы продвигаются по первому (третьему) и второму каналам. Этим обеспечивается продвижение единиц,соответствующих соседним разрядам сдвигаемого кода, вплотную друг за другом, что повышает быстродействие регистра по сравнению с быстродействием одного канала, так как в последнем ециницы продвигаются с интервалом не меньшим, чем в одну ячечку памяти. В результате время между записью в 1-ю ячейку 1 регистра соседних разрядов сдвигаемого кода в пред лагаемом асинхронном регистре составляет 6 Г.Указанную дисциглину распределе- ния информации по каналам регистра обеспечивает схема соединения его с источником информации, В исходном состоянии на информационных входах регистра зафиксирован набор 11. При этом трехстабильный триггер, образованный элементами 13-15, находится в фазе хранения информации (пусть, например, в него записан набор 010), в соответствии с этим на выходах элементов 10-12 и 17 установятся набо- ры 101, и входная ячейка регистра будет хранить информацию, записанную в трехстабильном триггере на элементах 13-15, т.е. набор 010, на выходе элемента 16 (управляющем выходе регистра 28) при этом установится знатояние 010, что вызывает запись единицы во вторую цепочку входной ячейки регистра 1 после гашения источником информации на входах регистра. Запись единицы во вторую цепочку 2 ячейкиозначает, в соответствии с кодированием, совпадение значений очередного и предыдущего разрядов. Введение перекрестных связей между элементами 3 соседних цепочек препятствует записи информации в любуюцепочку ячейки памяти, уже хранящейкакую-либо информацию, что обеспечивает правильное функционирование регистра при любых задержках его элементов и при любом их соотношении.Для преобразования информации, записанной в регистр в соответствии с описанной дисциплиной, в парафазную служат элементы ИЛИ-НЕ 21, 22 и 19, 20, Последние два образуют КЯ- триггер, который устанавливается в единичное или нулевое состояние при появлении значения "1" на выходе 7 первой или третьей цепочки 2 последней ячейки 1 регистра, Значение "1"на выходе 7 одной из трех цепочек 2последней ячейки 1 регистра может,появиться при наличии значения "0 на его управляющем входе 25. При этом если значение 1 появляется на выходе 7 первой или третьей цепочки 2 последней ячейки 1 памяти, на выходах элементов 21 и 22 устанавливаются значения "0" в соответствии с состоянием КБ-триггера, образованного элементами 19 и 20, Если значение "1" появляется на выходе 7 второй цепочки 2 последней ячейки 1 памяти, на выходах элементов 21 и 22 устанавливаются значения 0" независимо от состояния этого КЯ-триггера.После того, как на выходах элементов 4521 и 22 появляются значения "0", т,е.эти значения появляются на информационных выходах .23 и 24 регистра, на его управляющем входе 25 может быть установлено значение "1", которое вызывает стирание информации в последней ячейке 1 регистра и появление на выходах 7 всех ее цепочек 2 значений "0. В результате этого на выходе одного из элементов 21 и 22 (т.е..на одном из информационных выходов 555 23 и 24 регистра) появляется значение"1" в соответствии с состоянием Ы- триггера, образованного элементами . 19 и 20,з 1462422 чение 0Пусть во всех остальных ячейках регистра информация стерта (т.е. они находятся в состоянии 000), а на управляющем входе 25 зафиксирована 1, Допустим, что на одном из информационных входов 27 или 26 появляется значение О, Тогда трехстабильный триггер на элементах 13-15 переключается в новое состояние 100 или 001 соответственно. Переключение этого триггера вызывает изменение значения на управляющем выходе регистра 28 с 0 на 1, что является индикацией окончания фазы записи инфор мации из источника. После этого источник вновь устанавливает на информационных входах 27, 26 регистра значение 11, что вызывает перепись информации из триггера на элементах 13- 15 в триггер на элементах 10-12 и в элементы И-НЕ 17. Одновременно с этим информация из входной ячейки памяти регистра переписывается в первую ячейку памяти и далее, после чего во 25 входной ячейке памяти сначала информация стирается (состояние 000), а потом после переписи в элементы И-НЕ 17 информации из триггера на элементах 13-15, т.е. установления на их выходах значений 011 или 1 О, ячейка переходит в состояние, соответствующее хранению информации, записайной в триггере, т.е, 100 или 001, ЗаписьО, информации во входную ячейку памяти регистра и в трехстабильный триггер на элементах 10-12,вызывает изменение значения на выходе 28 регистра с 1 на О. При этом схема соединения регистра с источником оказывается в состоянии, аналогичном исходному, с отличным от него состоянием трех- стабильных триггеров на элементах 10-12 и 13-15.Если теперь значение 0 появляется на другом информационном входе регистра (в отличие от предыдущего случая), переключение схемы соединения с источником происходит аналогично описанному, и после гашения источни" ком информации на входах во входную ячейку регистра записывается значе-. ние очередного разряда сдвигаемого кода, отличное от значения предыдущего разряда. Если значение 0 появляется на том же информационномвхо-. де регистра, что и в предыдущем случае, трехстабильный триггер на элементах 13-15 устанавливается в сост5 146Для установки регистра в исходное состояние приемник перед началом работы при зафиксированном значении 11 на информационных входах регистра осуществляет последовательный прием инФормации из регистра, пока все ячейки за исключением входной не будут очищены, прием информации из регистра может быть произведен не олее, чм п раз, где и - число ячеек регистра. Информация, записанная во входную ячейку регистра, в начальном состоянии соответствует состоянию трехстабильного триггера на зле;Ментах 13-15 и не соответствует никакой информации, передаваемой исГочником в регистр, поэтому в процессе работы с регистром приемник пер. ую порцию информации, принятую после Начала передачи информации источниКом, игнорирует так же, как и те, Мто приняты им из регистра в процессе 6 го начальной установки.Описанный регистр служит, например, для согласования работы устройств связанных асинхронным последоВательным интерфейсом, предполагающим наличие в каждом передаваемом байте стартового и стокового (одного 1 ли,двух) битов. Так, например, работает интерфейс на основе микросхеМы КР 580 ВВ 51. Сохранение во входной ячейке памяти регистра. стокового би" та при передаче очередного байта до прихода стартового бита последующего байта не приводит к ошибкам в пере- даче информации.Быстродействие регистра без учета схемы соединения его с источником составляет йс, где 3 . - задержка МДП- транзистора, схема соединения вносит задержку в работу регистра, с уче" том которой его быстродействие (время между записью соседних разрядов сдвигаемого кода) составляет бо против 10 о в прототипе.Оценивая затраты оборудования числом транзисторов на реализацию ячейки регистра, получим 24 МДН-транзистора для предложенного регистра и 36 МДП-транзисторов для прототипа.Формула и з о б р е т е н и яАсинхронный последовательный регистр, содержащий ячейки памяти, каждая из которых, кроме последней, состоит из трех элементов ИЛИ-НЕ и трех инверторов, входы которых соединены с выходами соответствующих элементов ИЛИ-НЕ, а последняя ячейка памяти состоит из трех элементов ИЛИ-НЕ, причем в каждой ячейке памяти первый и второй входы каждого элемента ИЛИ-НЕ соединены соответственно с выходами других элементов ИЛИ-НЕ, а третий вход каждого элемента ИЛИ-НЕ каждой ячейки памяти, кроме последней, соединены с выходом соответствующего элемента ИЛИ-НЕ последующей ячейки памяти, а третьи входы элементов ИЛИ-НЕ последней ячейки памяти являются управляющим входом считывания регистра,и группу элементов,ИЛИ-НЕ, выходы первого и второго элементов ИЛИ-НЕ группы соединены соответственно с первыми входами второго и первого элементов ИЛИ-НЕ группы и с первыми входами третьего и четвертого элементов ИЛИНЕ группы, выходы которых являются соответственно прямым и инверсным выходами регистра, о т л и ч а ю - щ и й с я тем, что, с целью упрощения регистра и повышения его быстродействия, в регистр введены семь элементов И-ИЛИ-НЕ три элемента И-НЕ и группа ключевых элементов, каждый из которых выполнен на МДП-транзисторе, и в каждую ячейку памяти введены три ключевых элемента, каждыйиз которых выполнен на МДП-транзисторе, сток, исток и затвор которого соединены соответственно с третьим и четвертым входами и выходом соответствующего.элемента ИЛИ-НЕ ячейки памяти, выходы первого и третьего элементов ИЛИ-НЕ последней ячейки памяти соединены соответственно с вторыми входами первого и третьего и второго и четвертого элементов ИЛИНЕ группы, а вход второго элемента ИЛИ-НЕ послецней ячейки памяти сое-. динен с третьими входами третьего и четвертого элементов К 1 И-НЕ группы, выход инвертора каждой ячейки памяти, кроме последней, соединен с четвертым входом соответствующего элемента ИЛИ"НЕ последующей ячейки памяти, выходы первого и второго элементов И-ИЛИ-НЕ соединены с первымивходами первых групп И второго ипервого элементов И-ИЛИ-НЕ выходыпервого и третьего элементов И-ИЛИ-НЕсоединены с первым и вторым входамипервых групп И третьего и первого14 Составитель А.ДерюТехред М.Ходанич рректор С.Шекмар пе ак Тираж 55 ЗаказВНИИПИ Подписноегобретениям и открытиям пРаушская наб д, 4/,5 КНТ ССС Производственно-издательский комбинат "Патент", г. Ужг ул. Гагарина, 101 элементов И-ИЛИ-НЕ, выходы второго и третьего элементов И-ИЛИ-НЕ соединеныс вторыми входами первых групп И третьего и второго элементов И-ИЛИНЕ, выходы четвертЬго, пятого и шестого элементов И-ИЛИ-НЕ соединены соответственно с первыми входами вторых групп И первого, второго и третьего элементов И-ИЛИ-НЕ, с первыми входами первого, второго и третьего элементов И-НЕ и с первыми входами первой, второй и третьей групп И седьмого элемента И-ИЛИ-НЕ, выходы четвертого ои шестого элементов И-ИЛИНЕ соединены с первыми входами первых групп И шестого и четвертого элементов И-ИЛИ-НЕ, выход пятого элемента И-ИЛИ-НЕ соединен с первыми входами второй и третьей групп -И четвертого и шестого элементов И-ИЛИ-НЕ, вторые входы вторых групп И которых соединены с выходомвторого элеменота И-ИЛИ-НЕ и вторыми входами первой и третьей групп И седьмого элемента И-ИЛИ-НЕ, выход четвертого элемента И-ИЛИ-НЕ соединен с первыми входами первой и второй групп И пятого элемента И-ИЛИ-НЕ, второй вход второй группы И которого соединен с выходом первого элемента И-ИЛИ-НЕ и вторым входом второй и третьим входом третьей групп и седьмого элемента И-ИЛИНЕ, выход шестого элемента И-ИЛИ-НЕ соединен с первыми входами третьей и четвертой групп И пятого элемента осударственного комитета по 113035, Москва, Ж62422 8И-ИЛИ-НЕ, второй вход третьей группыИ которого соединен с выходом третьего элемента И-ИЛИ-НЕ и третьими входами второй и первой групп И седьмого элемента И-ИЛИ-НЕ, выходы первого, второго и третьего элементов И-НЕсоединены соответственно с истокамитранзисторов первого, второго и тре тьего ключевых элементов группы, атакже с четвертыми входами соответ -ствующих элементов ИЛИ-НЕ первойячейки памяти регистра, стоки транзисторов первого, второго и третьегоключевых элементов группы соединеныс выходом седьмого элемента И-ИЛИ-НЕи являются управляющим выходом записи регистра, а их затворы - с выходами соответствующих элементов ИЛИНЕ первой ячейки памяти и с четвертыми входами соответствующих групп Иседьмого элемента И-ИЛИ-НЕ, вторыевходы первой и третьей групп И четвертого, первой группы И пятого, 2 второй группы И первого и второгоэлементов И-ИЛИ-НЕ и вторые входыпервого и второго элементов И-НЕ являются инверсным информационным входом регистра, вторые входы четвертой группы И пятого, первой и третьей группы И шестого, второй группыИ третьего, третий вход второй группы И второго элементов И-ИЛИ-НЕ,третий вход второго и второй входтретьего элементов И-НЕ являются прямыми информационными входами регистра.