Элемент памяти

. М.: ССР 198 4) ЭЛЕМЕ7) Изобретй технике ительвано в к вычисспольз 00 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(21) 4107643/ (22) 18.08.86 (46) 15.04.88, (75) А. Л. Я (53) 681.327. (56) И гумно Транзисторы дио, 1978, с.Авторское1343553, к Бюл.4кимаха66 (088.8)в Д. В., Николв микрорежиме00, рис. 39.свидетельствол, Н 03 К 3/28НТ ПАМЯТИение относитсяи может быть оперативных запоминающих устроиствах. Цель изобретения - снижение потребляемой мощности. Поставленная цель достигается тем, что в элемент памяти введен второй элемент выборки на ключевом 11 и усилительном 12 транзисторах с соответствующими связями. Введение второго элемента выборки обеспечивает исключение сквозного тока через элемент памяти в режиме записи, т. к. один из транзисторов 1 или 4 всегда закрыт. Кроме того, предложенный элемент работоспособен при напряжении питания менее 2 В, что тоже способствует снижению потребляемой мощности. 2 3. и. ф-лы,ил.Формула изобретения Изобретение относится к цифровой схемотехнике и предназначено для приема, хранения и выдачи цифровой информации, записанной в двоичном коде.Цель изобретения - уменьшение потребляемой мощности элемента памяти.На чертеже представлена электрическая схема элемента памяти.Элемент памяти содержит два инвертора, каждый из которых состоит из первого ключевого транзистора 1 первого типа проводимости, первого нарузочного транзистора 2 первого типа проводимости, эмиттер которого подключен к шине 3 нулевого потенциала, второго ключевого транзистора 4 второго типа проводимости, второго нагрузоч ного транзистора 5 второго типа проводимости, эмиттер которого подключен к шине 6 питания, первый элемент выборки, выполненный на первом ключевом транзисторе 7 первого типа проводимости и первом усилительном транзисторе 8 первого тина проводимости, коллектор транзистора 7 подключен к первой разрядной шине 9, а база транзистора 8 - к первой числовой шине 10, второй элемент выборки, выполненный на первом ключевом транзисторе 11 второго типа проводимости и первом усилительном транзисто. ре 12 второго типа проводимости, коллектор транзистора 11 подключен к второй разрядной шине 13, а база транзистора 12 - к второй числовой шине 14.Элемент памяти имеет три режима работы: хранение информации, запись и считывание.Гри хранении информации на числовую шину 10 поступает уровень О, а на числовую шину 14 - уровень 1, который запирает транзисторы 7, 8 и 11, 12 элементов выборки. Поэтому независимо от состояния выходов второго инвертора элемента памяти на разрядные шины 9 и 3 никакая информация не поступает.В режиме записи информации возможны два случая. Для записи уровня О на первую числовую шину 10 подается уровень 1, который открывает транзисторы 7 и 8 первого элемента выборки. На первую разрядную шину также подается уровень О, который через открытый транзистор 7 отпирает транзисторы 4 и 5 первого инвертора независимо от предыдущего состояния элемента. Тогда же откроются транзисторы 1 и 2 второго инвертора и закроются транзисторы 1 и 2 первого инвертора и транзисторы 4 и 5 второго инвертора, При этом на вторую числовую шину подается уровень 1. который запирает транзисторы 11 и 12 и препятствует влиянию разрядной шины 3 на состояние элемента памяти.Для записи уровняна первую числовую шину 1 О подается уровень О, запирающий транзисторы 7 и 8, что исключает влияние разрядной шины 9 на состояние элемента памяти. На вторук) числовую шину 14 5 1 О 25 ;б 3.3 гз 1 Г 5 О2поступает уровень О, который отпирает транзисторы 11 и 12, а на вторую разрядную шину 13 поступает уровень 1, который открывает транзисторы 1 и 2 первого инвертора независимо от их предыдущего состояния. При этом транзисторы 4 и 5 второго инвертора также открываются, а транзисторы 1 и 2 второго инвертора и транзисторы 4 и 5 первого инвертора закрываются,В режиме считывания записанной в элементе информации также возможны два случая работы. Съем уровня О целесообразен при подаче уровня 1 на числовую шину 10, тогда уровень О поступает через открытый транзистор 7 на разрядную шину 9. Если транзистор 2 второго инвертора заперт, то на разрядную шину 9 поступает уровень 1, не обесточенный током. При этом на числовую шину 14 поступает уровень 1, запирающий транзисторы 11 и 12.Считывание уровня 1 целесообразно при подаче уровня О на числовую шину 14, тогда уровень 1 поступает через открытый транзистор 11 на разрядную шину 13, Если транзистор 5 второго инвертора заперт, то на разрядную шину 13 поступает уровень О, не обесточенный током. При этом на числовую шину 10 поступает О, запирающий транзисторы 7 и 8.В режиме переключения ячейки с одного состояния в другое исключена ситуация прохождения сквозного тока через открытые транзисторы 2 и 5. Напряжение питания 7., прикладываемое к шинам 3 и 6, не должно превышать суммарную величину пороговых напряжений Ът дополняющих транзисторов: Ъсс(2 (Ътр+ Ъ, п (2 В,при которой эти транзисторы еще работаютна экспоненциальном участке ВАХ. 1. Элемент памяти, содержащий два инвертора, каждый из которых состоит из первого ключевого транзистора, первого нагрузочного транзистора, эмиттер которого подключен к шине нулевого потенциала, база соединена с эмиттером первого ключевого транзистора, второго ключевого транзистора, второго нагрузочного транзистора, эмиттер которого подключен к шине питания, база соединена с эмиттером второго ключевого транзистора, а коллектор - с коллектором первого ключевого транзистора, коллектор первого нагрузочного транзистора соединен с коллектором второго включевого транзистора, первый элемент выборки, вход выборки которого подключен к первой числовой шине, а информационный выход - к первой разрядной шине, отличающийся тем, что, с целью снижения потребляемой элементом памяти мощности, он содержит второй элемент выборки, вход выборки которого под1388947 3ключен к второй числовой шине, информационный выход - к второй разрядной шине, информационный вход соединен с коллектором второго нагрузочного транзистора второго инвертора, информационный вход первого элемента выборки соединен с коллектором первого нагрузочного транзистора второго инвертора, коллекторы и базы первых ключевых транзисторов первого и второго инверторов соединены перекрестными связями, коллекторы и базы вторых ключевых транзисторов первого и второго инверторов соединены перекрестными связями. 2. Элемент по п. 1, отличающийся тем, что первый элемент выборки состоит из первого ключевого транзистора и первого усилительного транзистора, коллектор которого подключен к шине питания, оаза является входом выборки первого элемента выборки, а эмиттер соединен с базой первого ключевого транзистора, эмиттер которого является информационным входом, а коллектор - информационным выходом первого элемента выборки.3. Элемент по п. 1, отличающийся тем, что второй элемент выборки состоит из первого ключевого транзистора и первого усилительного транзистора, коллектор которого подключен к шине нулевого потенциала, база является входом выборки второго элемента выборки, а эмиттер соединен с базой первого ключевого транзистора, эмиттер которого является информационным входом, а коллектор - информационным выходом вто. рого элемента выборки.Состав ител ь С. КоролевРедактор А. Лежни на Техред И. Верес Корректор М. ДемчикЗаказ 1525/54 Тираж 590 ПодписноеВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж - 35, Раушская иаб., д. 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4