Адаптивный корректор сигнала

(54) (57) связ ломе АДАПТИВНЫЙ КОРР Изобретение отнЦель изобрете оустойчивости, ильтр 1, линию носителей 3, 7,КТОР СИГНАЛАсится к электрия - п овышениеорректор содерадержки 2, груп8, 14, 15, 18,Ви пы ОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ ОПИСАНИЕ АВТОРСКОМУ СВИДЕТЕП(71) Ленинградский эинститут связи им. пБруевича(56) Куреши Я.У.Х. Адция. ТИИЭР, 1985, т,. ЯО, 1432730 А 1ЗСР 1".:": , Ц 1ЕНИЯсумматоры 4, 19, 21 компаратор 5,вычитатель 6, группы сумматоров 9,12, группы элементов памяти 10, 11,13, 17, группу вычитателей 16, умножитель 20, элементы памяти 22-24,.блок анализа 25 и элемент ИЛИ 26.Входной сигнал в виде последовательности дискретных отсчетов поступаетна вход Фильтра 1, на выходе которого Формируется оценка переданногосиг нала, Эта оценка сравниваетсяв компараторе 15 с его пороговьмю урвнями, и на выходе вырабатываетсярешение. Если вероятность ошибки решения мала, то на выходе вычитателя6 Формируется ошибка фильтрации, ивектор параметров фкпьтраоптимизируется в соответствии с заданнымалгоритмом. 2 нл.(1) 55 а(ь) = С,.У ЛВ компараторе 5 оценка а(1) срав"нивается с пороговыми уровнями и наИзобретение относится к электро связи и может быть использовано всистемах передачи данных для коррекции линейных искажений сигналов.Цель изобретения - повышение помехоустойчивости адаптивного корректора сигнала.На фиг, 1 приведена структурнаясхема адаптивного корректора сигнала; 10на фиг. 2 - блок анализа,Адаптивный корректор сигналовсодержит фильтр 1, линию 2 задержки,первую группу умножителей 3.1-3.И,, первый сумматор 4, компаратор 5, вы, читатель 6, вторую 7.1-7.И и третью8.1-8,И группы умножителей, первуюгруппу сумматоров 9.1-9.И, первую1 О. 1-10,И и вторую 11. 1-11.И группыэлементов памяти, вторую группу сумматоров, 12,1-12,И, третью группу элементов 13.1-13.И памяти, четвертую14. 1-14, И и пятую 15. 1-15. И группыумножителей, группу вычитателей 6.116,И, четвертую группу элементов 2517.1-17,И памяти, шестую группу умножителей 18,1-18.И, второй сумматор19, умножитель 20, третий сумматор21, первый 22, второй 23 и третий 24элементы памяти, блок 25 анализа и 30элемент ИЛИ 26.Блок 25 анализа содержит блоки27.1-27.М сравнения. Первый элементпамяти содержит й-триггеры 28.1-28,Ри элементы ИЛИ 29.1-29.Р.Адаптивный корректор сигнала работает следующим образом.Входной сигнал в виде последовательности дискретных отсчетов у(1)поступает на вход фильтра 1. Совокупность сигналов на входе и выходах линии 2 задержки образуют вектор У(х).С выхода и отводов линии 2 задержкичерез первую группу умножителей 3.13 И сигналы поступают на входы пер 45вого сумматора 4. На вторые входыпервой группы умножителей 3.1;З,И подаются сигналы с первой группы элементов 10,1-10,И памяти, совокупностькоторых образует вектор С регулируемых параметров адаптивного корректора-сигнала, На выходе первого сумматора 4 формируется оценка переданного сигнала (а;) выходе вырабатывается решение а(х),Если вероятность ошибки решения мала,то можно считать, чтоа(д) = а (1)(2)Тогда на выходе вычитателя 6 формируется ошибка фильтрацииЕ(1.) = а(1) - С (1) У(з.).(3)Вектор параметров фильтра 1 С(1) оптимизируется в соответствии с алгоритмомС(1+1) = С(х)+ р(ОЕ(1)У(О (4)Произведение Е(ь)У(1) вычисляется во второй группе умножителей 7.1-7.И, затем результат умножается на шаг адаптации р в третьей группе умножителей 8,1-8,И. (О хранится в первом элементе 22 памяти. Он определяет скорость сходимости алгоритма (4) и остаточный шум адаптации(О должно находиться в определенных границах0. ( р ( 2/О (И+1) (5) Для предотвращения выхода Я иэ этих границ введенблок 25 аналиэа, в кото" ром р(ь+1) сравнивается с определенным опорным значением. Если (+1) меньше его, то оно записывается в первый элемент 22 памяти, если больше, то первый элемент 22 памяти через вход сброса сбрасывается в начальное положение (О), Опорное значение в блоке 25 анализа целесообразно выбрать равным (0). При (1+1) меньше нуля первый элемент 22 памяти сбрасывается в "нулевое" положение.Перед началом работы шаг адаптации р (0) устанавливается равнымр(0) 1 И (И+1 ), (6) а дальнейшее его изменение происходит с помощью автоматического регулятора шага адаптации. Регулятор шага адаптации работает в соответствии с алгоритмомр(+1) = р(1)+ Е(з.)Т (1)К(д); (7)К(1) - 1-НИЩ 3 К(-1)+Е(1-1 пй)(9) В (1) Р/ 1) 11 а,который записывается в четвертуюгруппу элементов 17. 1-17. М памяти.После этого этапа работы ошибка фильтрации ЕЯ) во второй группе 7.17.И умножителей умножается на векторУ, результат в. третьей группе умножителей 8.1-8,М умножается на шагадаптации р. В первой группе сумматоров 9.1-9.И вектор р(1)Е(1)У(1)складывается со "старым" векторомпараметров адаптивного фильтра С(а.),хранящимся в первой группе элементов10.1-10,М памяти. Результатом является "новый" вектор регулируемых параметров С(+1), обновляющий содержимоепервой группы элементов 10. 1-10.0 памяти, Одновременно содержимое второйгруппы элементов 11.1-11.М памяти, я 0представляющее собой вектор Е(д)кУ(1-1), складывается во второй группесумматоров 12.1-12.И с вектором, хранящимся в четвертой группе элементов17,1-17,М памяти. Результатом является новый вектор К(1), который записывается в третью группу элементов13.1-13,И памяти и одновременно умножается в шестой группе умножителей При поступлении на вход адаптивного корректора сигналов отсчета сигнала у(1) происходит следующий цикл работы.На отводах линии 2 задержки формируется новый вектор У(1), который умножается на вектор параметров С(а.) в первой группе умножителей 3.1-3.М, результаты складываются в первом сум О маторе 4, на выходе которого возникает оценка а(1) переданного сигнала,лзатем на выходе компаратора 5 формируется решение а(1), из которого вл вычитателе 6 вычитается оценкаа, 15 и на. выходе вычитателя 6 возникает ошибка Фильтрации Е(1), Одновременно с этим содержимое третьей группы элементов 13,1-13.И памяти, представляющее собой вектор. к(1-1), сначала в 20 четвертой группе умножителей 14.1 - 14.И умножается на Поа, хранящейся в третьем элементе 24 памяти. Результат в пятой группе умножителей 15.1- 15.М умножается на р(1), хранящийся 25 в первом элементе 22 памяти, После этого на выходе группы вычитателей 16. 1-16. И Формируется результирующий вектор, равный 18, 1 - 18, М на вектор Е(х) У(д) . На выходе второго сумматора 19 формируетсярезультат скалярного произведения двухвекторов К и Е(1)У(1), который вумножителе 20 умножается на число у,хранящееся но втором элементе 23 памяти и определяющее сходимость алгоритма регулятора шага адаптации. Втретьем сумматоре 21 происходит суммирование старого 4(1) шага адаптации и поправки у Е(Х)У (д)К 1. "Новое" значение р Г 1.) анализируется вблоке 25 анализа, и если оно удовлетворяет условию (5), то записываетсяв первый элемент 22 памяти. Если(1+1) выходит за допустимые границы,то первый элемент 22 памяти сбрасывается или в "нулевое", или в начальное положение. Нулевое положениесоответствует или р(1+1) = 0 или малому числу, близкому нулю,При поступлении на вход адаптивного корректора сигналов нового отсчета у цикл повторяется.Перед началом работы адаптивногокорректора сигнала в первый элемент22 памяти импульсом начальной установки на первом входе элемента ИЛИ 26записывается начальнОе значение р,шага адаптации (6). Во второй элемент23 памяти заносится малое числокоторое определяет скорость сходимости алгоритма (7). В третий элемент24 памяти заносится число Па, представляющее собой среднюю мощйость принимаемого сигнала у. При условииидеальной работы системы автоматической регулировки уровня значение П,гравно средней мощности передаваемогосигнала.Кроме того, в первую группу элементов 10.1-10,И памяти заносится начальный вектор С(0), который можетбыть определен, например, по усредненным характеристикам применяемыхтипов каналов или исходя из норм нахарактеристики каналов, при отсутствии таких сведений используетсяначальный вектор С(0) = 0,0, 1,0,01 .Вторая 11, 1-11, И, третья 13. 1-13. Ю и четвертая 17.1 - 17.Я группы элементов памяти перед началом работы обнуляются. Блок 25 анализа (фиг. 3) реализован на блоках 27,1-27.М сравнения, на первую группу входов которых подают сигнал р(+1) с выходатретьего сумматора 21, а на вторую группу входов - кодовая комбинация, соответствующая верхнему допустимому значению р . Первый элемент 22 памяти реализован на П-триггерах 28.1-28.Р, Так как р не может бьггь отрицательным числом, триггера для хранения знакового разряда не предусмотрено. Если знак р становится отрицательным, т.е, знаковый разряд "1", то первый элеМент 22 памяти сбрасывается в "нулевое положение "здесь "нулевое поЛожение равно кодовой комбинации 001). Если р превысит установленный предел, па выходе блока 25 анализатора появляется уровень логической "1" и первый элемент 22 памяти сбрасывается в начальное положение р(0) (здесь выбрано равное кодовой комбинации 10О).Второй 23 и третий 24 элементы памяти могут бьггь реализованы на параллельных регистрах из В-триггеров, которые импульсом начальной установки устанавливаются перед началом работы в требуемое положение (в зависимости от конкретных уи Ю), и в дальнейшем их состояния не изменяются.Принцип построения первой 10,1- 10,И, второй 11.1-11,И, третьей 13.1- 13.И и четвертой 17.1 - 17,И групп элементов памяти идентичный, Разница может заключаться лишь в том, какое начальное состояние должны принимать соответствующие группы элементов памяти перед началом работы, Один элемент памяти в группе может быть реализован, как в примере реализации первого элемента 22 памяти.Тактовые частоты записи в элементы памяти отличаются друг от друга только сдвигом во времени. При этом втечение интервала между двумя входными сигналами уй) и у(+1). сначалапоступают импульсы записи на четвер"тую группу 17.1-17.И, затем одновременно на третью 13. 1-13. И и пер вую10.1-10,И группы элементов памяти,после этого на первый элемент 22 памяти, и вторую группу элементов 11. 111.М памяти. Формула и з обр ет ения Адаптивный корректор сигнала, со.держащий фильтр, включающий в себя 5 10 15 20 25 30 35 40 45 50 55 линию задержки, первую группу умножителей и первый сумматор, компаратор, вычитательпервую группу элементов памяти, первую группу сумматоров, вторую и третью группы умножителей и первый элемент памяти, причем входом адаптивного корректора сигнала является вход фильтра, соединенный с входом линии задержки, вход и к-й отвод которой соединены с первыми входамиумножителей первой и второй групп соответственно, где К = (1-1);1, 2, , И - порядок фильтра, а выход 1-го умножителя первой группы соединен с 1-м входом первого сумматора, выход которого соединен с выходом адаптивного корректора сигнала через компаратор, вход и выход которого подключены к первому и второму выходам вычитателя соответственно, выход которого соединен с вторыми выходами умножителей второй группы, а выход -го умножителя второй группы соединен через последовательно включенные -е умножитель третьей группы и сумматор первой группы с входами 1 - го элемента памяти первой группы, выход которого подключен к вторым входам -х умножителя и сумматора первых групп, а вторые выходы умножителей третьей группы соединены с выходом первого элемента памяти, о т л и ч а ю щ и й с я тем, что, с целью повышения помехоустойчивости, введены четвертая, пятая и шестая группы умножителей, вторая, третья и четвертая группы элементов памяти, вторая группа сумматоров, группа вычитателей, второй и третий сумматоры, умножитель, второй и третий элементы памяти, блок анализа и элемент ИЛИ, причем выход 1-го умножителя второй группы соединен с первым входом х-го умножителя шестой группы и через последовательно включенные -е элемент памяти второй группы, сумматор второй группы, элемент памяти третьей группы, умножители четвертой и пятой групп, вычитатель и элемент памяти четвертой группы с вторым входом д-го сумматора второй группы, выход которого соединен через -й умножитель шестой группы с х-м входом второго сумматора, выход которого подключен к первому входу умножителя, второй вход которого соединен с выходом второго элемента памяти, а выход умножителя соединен с первым входом третьего8 1432730 гЯ Музычук ст ТЛазаренко. Кравцова е к ПодР 1/52 Тираж 929 ВНИИПИ Государственного комитета ССС по делам изобретений и открытий 113035, Москва, Ж-Э 5, Раушская наб., д, 4/е Зака но"полиграфическое предприятие, г. Ужгород, ул. Проектная зводс сумматора, выход которого соединенс информационным входом первого элемента памяти, вход сброса которогосоединен с выходом элемента ИЛИ, пер- Ввый вход которого является входом начальной установки первого элементапамяти, а второй вход элемента ИЛИ.соединен через блок анализа с выходом третьего сумматора, второй входкоторого соединен с выходами первогоэлемента памяти и вторыми входами умножителей пятой группы, выход третьеФ:го элемента памяти соединен с вторыми входами умножителей четвертой груп"лы, а выход -го элемента памяти подключен к второму входу 1-го вычитателя.