Устройство для формирования кодовых последовательностей

,8014067 1)4 Н 03 К 3/64 ОПИСАНИЕ ИЗОБРЕТЕНК А ВТОРСКОМУ С 8 ИДЕТЕЛЬСТВУ те кий инсти(56)У 123 Н. Ни озд,Е.Л.Полин,озд и Г.А. Винокун. 81. 4 втор 584,088.8)ое свидеткл. Н 03 К ля,Б триг ьство СССР/64, 1986. установход 28рольныйтво име 8 ГОСУДАРСТВЕННЫИ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ(54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯКОДОВЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ(57) Изобретение может быть использовано в системах автоматической обработки данных, Устройство для формирования кодовых последовательноси содержит генератор 1, триггеры 2, 13, элементы И 3, 14, делитель 4 частоты, элемент 5 задержки, счетчик 6, блок (Б) 7 сравнения, счетчики 8, 15 адреса, Б 9, 16 памяти, демультиплексор 10, элементы ИЛИ 11, 22, регистры 12, 17, формирователь 18 коротких импульсов, Б 19, 20 контро 21 каналов формирования кодовгеры 23, 24 контроля, вход 25 запуска устройства, вход 26 начальнойки, выход 27 устройства, выпредваряющего контроля и контвыход 29 устройства. Устройсет повышенную достоверность функционирования за счет контроля Б памяти в процессе формирования кодовых последовательностей. 1 ил.Изобретение относится к импульсной технике и может быть использовано в системах автоматической обработки данных, 5Целью изобретения является повыпение достоверности функционирования устройства эа счет контроля блоков памяти в процессе формирования кодовых последовательностей. 10На чертеже представлена структурная схема предлагаемого устройства.Устройство для формирования кодо-вых последовательностей содержит генератор 1, первый триггер 2, элемент 15 И 3, делитель 4 частоты, элемент 5 задержки, счетчик 6 импульсов, блок 7 сравнения, первый счетчик 8 адреса, блок 9 памяти, демультиплексор 10, элемент ИЛИ 11, регистр 12, второй 20 триггер 13, дополнительный элемент И 14, второй счетчик 15 адреса, блок 16 памяти, регистр 17, формирователь 18 коротких импульсов, блоки 19, 20 контроля кодов по нечетности, блок 25 21 каналов формирования кодов, дополнительный элемент ИЛИ 22, триггеры 23, 24 контроля, вход 25 запуска устройства, вход 26 начальной установки, выходы 27 устройства, выход 28 предваряющего контроля и контрольный выход 29 устройства, причем информационный вход триггера 13 подключен к уровню логической единицы, а синхровход объединен с синхровходом регистра 12 и подключен к выходу элемента35 5 задержки, информационные входы регистра 12 соединены с выходами счетчика 15 адреса, а выходы соединены с информационными входами счетчика 15 адреса, вход сброса которого соединен с входом сброса счетчика 8 адреса, вход приема информации соединен с выходом элемента И 14, инверсный первый вход которого соединен с входом разрешения счета счетчика 8 адреса и выходом блока 7 сравнения, второй вход соединен с выходом формирователя 18, выходы и управляющий выход блока 16 памяти соединены с входами блока 19 контроля, выходы блока 9 памяти соединены с входами блока 20 контроля, выходы блоков 19, 20 контроля соединены с входами элемента ИЛИ 22, выход которого соединен с информационным входом триггера 23, синхровход которого соединен с выходом элемента И 3, К-вход объединен с К-входом триггера 24 и подключен к входу 26 начальной установкиустройства, выход триггера 23 является выходом 28 предваряющего контроляустройства и соединен с синхровходомтриггера 24, информационный вход которого соединен с выходом блока 7сравнения, выход триггера 24 является контрольным выходом 29 устройства.Блоки 19, 20 контроля выполненына сумматорах по модулю два с инверс.ным выходом.Триггер 24 для запоминания сигналаконтроля выполнен на двух триггерах,первый из которых имеет входы общиес триггером 24, а выход соединен ссинхровходом второго иэ триггеров,информационный вход которого соединенс уровнем логической единицы, входсброса объединен с входом сброса первого иэ триггеров, а выход являетсявыходом триггера 24.Устройство работает следующимобразом.Предварительно в блок 9 памятизаписывается последовательность кодов - момента времени С (измеряемыхв тактах работы устройства относительно момента его запуска), в которые необходимо изменить значение хотя бы одного из выходов 27 устройства. Запись осуществляется начиная снулевого адреса, который записываетсяпо адресной шине в порядке возрастания значений кодовВ блок 16 памяти записываются пос"ледовательно группы кодов, Каждаягруппа кодов взаимооднозначно соответствует одному коду момента временииз блока 9 памяти и содержиткоды номеров каналов (ири,что тожесамое, номеров выходов 27 устройства),которые изменяют свое состояние всоответствующем моменту времени 1такте работы устройства. В группе коды перечисляются в произвольном порядке. Код номера канала содержитдополнительный разряд, принимающийв последнем коде каждой группы единичное значение и нулевое значениев других кодах. Этот признак окончания группы кодов считывается суправляющего выхода блока 16 памяти.Запись кодов группы в блок 16 памятипроисходит, начиная с максимальногозначения адреса в сторону его убывания. Адрес на запись информации вблок 16 записывается по адресным шинам,14067 64со тупающих на е Го ц 111 тиц 11 с от и ц6лон ( сходс,.6 ця,11 ьно 1 установки вход синхросигцалов, При этом счетчик 15 адреса формирует последояательсостоянце счетчики 8, 15 адреса, ность значе 11 адреса, по которым с1 этриггеры, 4 контроля, 1-трггер 1выходов блока 16 памяти через регстри О - триггеры блока 21 каналов форми считываются коды номеров каналовроеания кодов, устанавливаотся в еди- группы. Считанные коды поступают даничное состояние триггеры делителя 4 лее на адресный вход демультиплексочастоты и счетчика 6, а через элемент 10 ра 1 О,ИЛИ 11 сб асыс расываются в ноль также ре- Одновременно со считыванием иэгист 17 и т игге блока 16 памяти последнего кода номеИмпульс запуска, поступающий по ра группы с управляющего выхода этовходу 25 на вход установки триггера го блока снимается единичный сигналуста авливает его в единичное сос признака окончания группы. Этот сигтояние,разрешая прохождение импульсов нал поступает на вход формирователяс выхода генератора 1 через элемент 18, с выхода которого короткий имИ 3 н а счетный вход счетчика 15 адре- пульс поступает через элемент ИЛИ 11са, синхровход триггера 23 и через на вход сброса регистра 17 и на Кделитель 4 частоты на вход элемента 2 вход триггера 13, возвращая их ж 5 задержки, с выхода которого задер- ходные нулевые состояния. Короткийжанные импульсы пониженной частоты, импульс с выхода формирователя 18 посотмеряющие такты работы устройства, тупает также на второй вход элементаодновременно поступают на синхровход И 14, обеспечивая при несравнении коблока 21, синхровходы триггера 13 и 26 дов восстановления исходного в такте6.регистра 12 и счетный вход счетчика состояния счетчика 15 путем приемПри этом триггер 13 устанавливает- кода, запомненного в регистре 12. Тася в единичное значение путем приема ким образом, при несравнении кодовпостоянно поданного на информацион- блоком 7 счетчик 15 адреса в следуюный вход уровня логической единицы,30щем такте повторяет последовательрегистр 1 через информационный ность формируемых адресов, а блок 16вход записывается код состояния счет- памяти повторяет выработку кодов групчика 15 адреса, а счетчик 6 по пер- пы.вому импульсу переходит в следующее При соответствии сравниваемых конулевое состояние. Код с выходов счет- дов демультиплексор 1) под действиемчика 6 отп с упает на первые входы35поступающих на адресный вход кодовблока 7 сравнения, В это время блок группы вырабатывает последовательно9 памяти считывает по нулевому адресу, единичные значения на соответствуюпоступающему с выходов первого счет- щих выходах, Под действием единичныхчика 8 адреса, первый код момента значений, поступающих на входы блокав емени . Эремени . Этот код времени поступает 21, соответствующие входные Т-тригге 40на вторые входы блока 7 сравнения, ры блока 21 инвертируют свои значекоторыи уменьшает значение кода на ния, а выходные Э-триггеры блока 21единицу младшего разряда и сравнивает принимают сигналы с выходов всех Тполученный результат с кодом счетчи- триггеров и выдают их на выходы 27ка 6, Сигнал с выхода блока 7 срав- устройства по импульсам с делителянения поступает на управляющий вход 4 частоты с наступлением нового такдемультиплексора 10, информационный та, номер которого совпадает с номевход триггера 24 и инверсный первый ром такта на выходе счетчика 6, Тавход элемента И 14 разрешая при срав- ким образом происходит изменение сигнении кодов работу демультиплексора налов на назначенных выходах 27 уст 10 и запрещая прохождение короткого ройства в укаэанные моменты времени.импульса с выхода формирователя 18 Одновременно в такте установлениячерез элемент И 14 на вховход приема соответствия сравниваемых кодов сигинформации счетчика 15 а е15 адреса. нал с выхода блока 7 разрешает переТригг р 13 при установке в единич В ход счетчика 8 адреса в следующееное состояние аз ешаетр зре а.т сигналом с состояние под действием поступающегоПРЯМОГО ЫХ;ГИЗМЕ НЕНЦЕ СОСТОЯНИЯ на его счетный вход сигнала с исверссчетчика 15 я,чреса под действием ного выхода триггера 13 (1 ри перехо140 10 15 20 25 де триггера 13 в нулевое состояниепод действием короткого импульса).По новому значению кода выхода счетчика 8 адреса из блока 9 памяти считывается код следующего момента времени , Этот код, сравниваясь со значениями кода ца выходах счетчика 6,отсчитывающего такты работы устройства, вновь определяет такт, предшествующий изменениям на выходах 27 устройства, и сигналом с выхода блока 7сравнения разрешает подготовитЬ (посредством демультиплексора 10 и Ттриггеров блока 21) изменение значений выходов 27 устройства.При достижении счетчиком 6 максимального значения сигнал переполнения с выхода переноса поступает навход сброса триггера 2 и переводитего в исходное нулевое состояние.При этом элемент И 3 перестает пропускать импульсы с выхода генератора1 и устройство заканчивает свою работу,Коды, записанные в блоки 9, 16 памяти, содержат также контрольные раэ 6736 6работу устройства по его выходам 27.Сигнал контроля с выхода триггера 24 поступает на выход 29 устройства,Формула изобретения Устройство для формирования кодовых последовательностей, содержащее генератор, первый и второй триггеры, элементы И и ИЛИ, делитель частоты, элемент задержки, счетчик, блок сравнения, первый и второй счетчики адреса, первый и второй блоки памяти, демультиплексор, регистр, формирователь коротких импульсов и блок каналов формирования кодов, выход генератора соединен с первым входом элемента И, второй вход которого соединен с выходом первого триггера,установочный вход которого являетсявходом запуска устройства, выход элемента И соединен со счетным входом второго счетчика адреса и входом делителя частоты, установочный входкоторого соединен с установочным входом счетчика, входом сброса второгоряды, дополняющие эти коды до нечетного количества единиц, С выходовуказанных блоков памяти коды поступают ца входы блоков 19, 20 контроля Блоки 19, 20 контроля осуществляютконтроль поступающих на их входы кодов по нечетности и формируют сигналы контроля К 1 и К 2, которые объединяются ца элементе ИЛИ 22. С выхода элемента ИЛИ 2 объединенный сигнал контроля поступает на информационныйвход триггера 23, в который принимается по синхросигцалам с выхода элемента И 3. С выхода триггера 23 сигнал контроля поступает на выход 28 устроиства, указывая на неправильное считывание кодов из блоков 9, 16 памяти це только в тактах их использования для изменения выходов 27 устройства - подготовительных тактах но также и на предшествующих им тактах, что предупреждает о возможной ошибке в дальцейшей работе устройства. С выхода триггера 23 сигнал контроля поступает также на синхровходтриггера 24, который принимает поэтому сигналу значение сигнала с выхода блока 7 сравнения, подаваемогона информационный вход триггера 24.Таким образом триггер 24 принимаетсигналы ошибки ца подготовительныхтактах, указывая на неправильную 30 35 40 45 50 55 счетчика адреса и является входомначальной установки устройства, авыход делителя частоты соединен свходом элемента задержки, выход которого соединен с синхровходомблока каналов формирования кодов и счетным входом счетчика, выход переполнения которого соединен с К-входомпервого триггера, а информационныевыходы соединены с первыми входамиблока сравнения, вторые входы которого соединены с выходами первогоблока памяти, адресные входы которого соединены с выходами первого счетного адреса, вход сброса которогосоединен с входом сброса блока каналов формирования кодов и первым входом элемента ИПИ, а счетный вход соединен с инверсным выходом второготриггера, прямой выход которого соединен с входом разрешения счета второго счетчика адреса, выходы которогосоединены с адресными входами второго блока памяти, управляющий выходкоторого соединен через формирователькоротких импульсов с вторым входомэлемента ИЛИ, выход которого соединен с К-входом второго триггера ивходом сброса регистра, информационные входы которого соединены с выходами второго блока памяти, а выходысоединены с адресными входами демуль8 73 Ь Составитель В.ЧижовТехред А,Кравчук Корректор Г.Решетник Редактор М. Бандура Заказ 3205/52 Тираж 928 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж, Раушская наб д, 4/5 Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4 7 1406 типлексора, управляющий вход которого соединен с выходом блока сравнения, а выходы соединены с информационными входами блока каналов формирования5 кодов, выходы которого являются выходами устройства, о т л и ч а ю - щ е е с я тем, что, с целью повышения достоверности функционирования устройства, в него введены дополнительные элементы И и ИЛИ, первый и второй блоки контроля, дополнительный регистр и первый и второй триггеры контроля, причем информационный вход второго триггера подключен к уровню логической единицы, а синхровход соединен с синхровходом дополнительного регистра и подключен к выходу элемента задержки, информационные входы дополнительного регистра соединены с выходами второго счетчика адреса, а выходы соединены с информационными входами второго счетчика адреса, вход сброса которого соединен с входом сброса первого счетчика адреса, а 25 вход .приема информации соединен с выходом дополнительного элемента И, инверсный первый вход которого соединен с входом разрешения счета первого счетчика адреса и выходом блокасравнения, второй вход соединен свыходом формирователя коротких Импульсов, выходы и управляющий выходвторого блока памяти соединены с входами второго блока контроля, выходыпервого блока памяти соединены с входами первого блока контроля, выходыпервого и второго блоков контролясоединены с входами дополнительногоэлемента ИЛИ, выход которого соединенс информационным входом первого триггера контроля, синхровход которогосоединен с выходом элемента И, К -вход соединен с К-входом второготриггера контроля и подключен к входуначальной установки устройства, выход первого триггера контроля является выходом предваряющего контроляустройства и соединен с синхровходомвторого триггера контроля, информационный вход которого соединен с выходом блока сравнения, а выход второго триггера контроля является контрольным выходом устройства.