Преобразователь кода системы остаточных классов в позиционный код

(53) 681,3(088.8) У 14 етикинститут проблегетике АН УССР.Л.Баранов ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ ОПИСАНИЕ Н АВТОРСКОМУ СВ(56) Авторское свидетельство РУ 924695, кл. Н 03 М 7/18,Авторское свидетельство СУ 557363, кл. С 06 Г 1975.Авторское свидетельство СССРВ 1228290, кл. Н 03 М 7/18, 1984,(54) ПРЕОБРАЗОВАТЕЛЬ КОДА СИСТЕМЫОСТАТОЧНЬИ КЛАССОВ В ПОЗИЦИОННЬЙ К(57) Изобретение относится к вычислтельной технике и предназначено дл преобразования кода из системы остаточных классов в позиционный код.Цель изобретения состоит в сокраще. -нии аппаратурных затрат. Поставленная цель достигается тем, что преобразователь кода системы остаточныхклассов в позиционный код, содержащий четыре регистра 1-4 сдвига, вычитатель 7, сумматор-вычитатель 5,три сумматора 6,24,25, формирователь8 дополнительного кода, переключатель 9 основания системы остаточныхклассов, коммутатор 1, блок 12 синхронизации, схему 13 сравнения кодов,два триггера 14,15, четыре элементаИ 16-19, элемент ИСКЛОЧАОЦЕЕ ИЛИ 20,два элемента 21,22 задержки, содержит третий элемент задержки 23 ссоответствующими связями. 1 ил.Изобретение относится к вычислительной технике, предназначено дляпреобразования кода. из системы остаточных классов в позиционный код иможет быть использовано в цифровыхсистемах автоматики и телемеханики,Целью изобретения является сокра"щение аппаратурных затрат.На чертеже представлена схема 1 О,преобразователя кода системы остаточ:ных классов в позиционный код.Преобразователь кода системы оста"точных классов в позицонный код содержит регистры 1-4 сдвига, сумматорвычитатель 5, сумматор 6, вычитатель7, фбрмирователь 8 дополнительногокода, переключатель 9 основания сис",темы остаточных классов, вход 10 задания диапазона представления чисел 20преобразователя, коммутатор 11, блок12 синхронизации, схему 13 сравненияркодов, триггеры 14 и 15, элементыИ 16-19, элемент ИСКЛ 1 ОЧА 10 ЩЕЕ ИЛИ 20,элементы 21-23 задержки, сумматоры 2524 и 25, группы информационных вхо дов 26 и 27 преобразователя, вход 28запуска преобразователя,Блок 12 синхронизации, схема 13сравнения кодов и формирователь 8 дополнительного кода реализованы ифункционируют идентично прототипу.Преобразователь кода системы остаточных классов в позиционный кодработает следующим образом. 35В исходном состоянии триггеры 14,15 находятся в иулевом состоянии, вкоторое они устанавливаются в результате предыдущего цикпа преобразования. 40С помощью переключателя 9 устанавливается двоичный.код основания Рсистемы остаточных классов, а на входе 10 устанавливают диапазон представления чисел, равный Р, Р , где 45основания системы остаточных классовР = 6 Н.+ 1; Р = 61 - 1; И = 2";1,2 ш - натуральный ряд чисел.Переключатель 9 основания системы50 остаточных классов подключает один из выходов разрядов регистра 4 сдвига к входу элемента 23 задержки на такт и к первому входу сумматора 24,Запуск преобразователя осуществляется путем подачи сигнала "1" на.вход 28 запуска преобразователя, по которому блок 12 синхронизации формирует последовательность синхроимпульсов на своих выходах, Синхроимпульсс первого выхода блока 12 синхронизации поступает на входы управлениязанесением информации регистров 1-3сдвига, а также на входы элементовИ 18 и 19. По этому снгналу,в регистры 1,2 и 3 сдвига вводится исходнаяинформация в виде параллельных двоичных кодов, а триггеры 14 и 15 устанавливаются в состояния, определяющие режим работы преобразователя,Регистр 1 сдвига содержит 2 п + 1разряд, а регистры 2 и 3 сдвига иразрядов, где и - количество разрядов представления остатков к, и Мпо основаниям Р и Р системы остаЮточных классов,Регистр 4 сдвига содержит ш разрядов, где ш и,Параллельные и-разрядные двоичныекоды остатков се, и ы считываются соответственно с информационных входов26 и 27 и записываются в регистры 2.и 3 сдвига соответственно, Параллельный 2 и-разрядный двоичный код Р, Рдиапазона представления чисел считываетея с входа 10 и записывается врегистр 1 сдвига, старший 2 п + 1-йразряд которого находится в нулевомсостоянии.Схема 13 сравнения кодов сравнивает два и-разрядных параллельныхдвоичных кода остатков, действующих,на информационных входах 26 и 27 устройства соответственно, и вырабаты 31 11вает на выходе сигнал 1 при о мСигнал " 1 " на выходе схемы 1 3 сравнения кодов открывает элеме нт И 1 8 , через который проходит импульс с первого выхода блока 1 2 синхр онизации и устанавливает триггер 1 4 в единичное состояние .Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 2 0 с рав нивае т младшие разряды двоичных кодов остатков с, и Ы , действующих н а первых информационных входах 26 и 2 7 соответственно , Когда в младших разрядах двоичных кодов остатков действуют различные сигналы , то на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 20 фор миру- ется сигнал " 1 " который открывает элемент И 1 9 . Импульс с первого выхода блока 1 2 синхронизации проходит через элемент И 1 9 и устанавливает триггер 1 5 в единичное состояние .Под воздействием синхроимпульсов с второго выхода блока 12 синхронизации двоичные коды остатков сдвигаются, начиная с младшего разряда, с выходов регистров 2 и 3 сдвига соответственно. Вычитатель 7 выполняетпоследовательное вычитание из последовательного двоичного кода остаткаМ последовательного двоичного кода Оостатка м а на выходе вычитателя 7формируется последовательный двоичный код разности остатков, который,начиная с младшего разряда, поступаетна информационный вход формирователя8 дополнительного кода.Формирователь 8 дополнительногокода преобразует дополнительный кодразности остатков с - ю, в прямойкод, если на его управляющийвход 2 Опоступает сигнал "1." с нулевоговыхода триггера 14, или пропускаетбез изменения прямой код разностиостатков, когда триггер 14 находитсяв единичном состоянии. Таким образом 25на выходе Формирователя 8 дополнительного кода формируется прямой кодабсолютной величины разности остатков / М - м, /, который через элемент И 16 поступает, начиная с младшего разряда, на информационный входрегистра 4 сдвига. Спустя один,дваш тактов на выходах соответственно первого, второгош-горазрядов регистра 4 сдвига под дейст 35вием импульсов с,второго выхода блока 12 синхронизации сдвигается, начиная с младших разрядов, последовательный двоичный код разности остатков. Поскольку задержка последовательного кода на один такт эквивалентна умножению на два, то на выхо-дах первого, второго, ,ш-го разрядов регистра 4 сдвига формируютсясоответственно последовательные двоичные коды величин 2 /К - ю,/2 /Ы - М, . Выбор одной из этих величин осуществляют переключателем 9основания системы остаточных классов.Например р если основание системы остаточных классов Р = 6 И + 1, то выход+ 1-го разряда регистра 4 сдвига подключают переключателем 9 к входу элемента 23 задержки и первомувходу сумматора 24, В этом случае навыходе переключателя 9 формируется.последовательный двоичный код величины 2"(о -ю,/, который задерживается элементом 23 задержки на такт,что эквивалентно умножению этой величины на два. Таким .образом, на выходе элемента 23 задержки формируется последовательный двоичный код величины 2/Ы, -с, , который суммируется, начиная с младших разрядов, в сумматоре 24 с последовательным двоичным кодом величины 2 " /с - Ы,/ Формируемым на выходе переключателя 9 основания системы остаточных классов. На выходе сумматора 24 формируется последовательный двоичный код величины 62/ - о,/ , который суммируется, начиная с младших разрядов, в сумматоре 25 с последовательным двоичным кодом величины /ь -Ы,/, Формируемым на выходе элемента И 16, На выходе сумматора 25 формируется последовательный двоичный код произведения основания системы остаточных классов на абсолютную величину разности остатков Р, /Ы -о,/ . Спустя и тактов. после запуска преобразователя на третьем выходе блока 12 синхронизации вырабатывается нулевой сигнал, блокирующий вычитатель 7, а на пятом выходе блока 12 синхронизации формируетсясигнал "1", устанавливающий по входусброса формирователь 8 дополнительного кода в исходное состояние, С выхода сумматора 25 последовательныйдвоичный код произведения поступает,начиная с младшего разряда, на первый вход сумматора-вычитателя 5, Сумматор-вычитатель 5 устанавливается врежим суммирования, если триггер 14находится в нулевом состоянии, либо в режим вычитания, когда триггер 14 находится в единичном состоянии. Последовательный двоичный код остаткасдвигается, начиная с младшего разряда, под действием импульсов с второго выхода блока 12 синхронизации навход элемента 21 задержки на такт.Элемент 21 задержки обеспечиваетсдвиг на один разряд последовательного двоичного кода остатка к поотношению к последовательному двоичному коду произведения Р, /м, - с,/т.е. реализует операцию умножения двоичного кода остатка на два. Последовательный двоичный код величины2 Ы поступает с выхода элемента 21 задержки на второй вход сумматоравычитателя 5, который в зависимостиот режима суммирования или вычитанияформирует последовательный двоичныйкод величины 2 Ы ф Р 1 / О (Коммутатор 11 подключает выход регистра 1 сдвига к входу сумматора 6если триггер 15 находится в единичном состоянии, либо подключает входсумматора 6 к выходу элемента 22 задержки на такт, когда триггер 15 находится в нулевом состоянии. ЭлементИ 17 блокирует вход элемента 22 задержки, если триггер 14 находится внулевомсостоянии, либо подключаетвыход регистра 1 сдвига к входу элемента 22 задержки, когда триггер 14находится в единичном состоянии,После запуска преобразователя двоичный код величины Р, Р сдвигаетсяпод действием импульсов с второговыхода блока 12 синхронизации из регистра 1 сдвига и, начиная с младшего разряда, поступает через коммутатор 11 на вход сумматора 6 в случаеединичного состояния триггера 15.В этом случае на выходе сумматора 6,формируется последовательный двоичный код величины Р, Р + 2 Ы ф Р,25К, - Ы который равен удвоенномузначению преобразованного числа.Когда триггер 15 находится в нулевом состоянии, а триггер 14 в единичном состянин, то двоичный код 30Р, Р сдвигается из регистра .1 сдвига через элемент И 17, элемент 22 задержки на такт и коммутатор 11 навход сумматора 6. Элемент 22 задержки на такт обеспечивает сдвиг на,35один разряд последовательного двоич-ного кода величины Р Р по отношению к последовательному двоичномукоду, формируемому на выходе сумматора-вычитателя 5, те реализует операцию умножения последовательногодвоичного кода на два. Р этом случаена выходе сумматора 6 формируетсяпоследовательный двоичный код величины 2 Р, Р + 2 сС Рс ф ыкоторый равен удвоенному значению преобразованного числа,В том числе, когда триггеры 14 и15 находятся в нулевом состоянии,элемент И 17 закрыт сигналом прямоговыхода триггера 14 и на выходе ком".50мутатора 11 действует нулевой двоичный код. На выходе сумматора 6 в этомслучае формируется двоичный код величины 2 М, + Р; ы, -Ы,1, который равенудвоенному значению преобразованногочисла.Последовательный двоичный код преобразованного числа с выхода сумматора 6 записыва тся, начиная с младшего разряда, в регистр 1 сдвига под действием импульсов, поступающих с второго выхода блока 12 синхронизаСпустя 2 п + 1 такт после запуска преобразователя в регистре 1 сдвига фиксируется двоичный код преобразованного числа. Разрядность регистра 1 сдвига 2 п + 1 выбрана так, чтобы младший разряд двоичного кода преобразованного числа (второй разряд уд-, военного значения преобразованного числа) в конце цикла преобразования находился в первом разряде регистра 1 сдвига. Кроме того, спустя 2 п + 1 такт после запуска преобразователя триггеры 14 и 15 импульсом с четвертого выхода блока 12 синхронизации устанавливаются в нулевое состояние, блок 12 синхронизации устанавливается в исходное состояние и цикл преобразования заканчивается.Формула и з о б р е т е н и яПреобразователь кода системы ос-. таточных классов в позиционный код, содержащий первый, второй, третий и четвертый регистры сдвига, вьгчитатель, сумматор-"вычитатель, три сумматора, формирователь дополнительного кода, переключатель основания систе-. мы остаточных классов, коммутатор, первый и второй триггеры, первый, второй, третий и четвертый элементы И, первый и второй элементы задержки, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, схему сравнения кодов и блок синхронизации, причем вход запуска преобразователя соединен с входом запуска блока синхронизации, первый выход которого соединен с входами разрешения занесения информации первого,.второго и третьего регистров сдвига, второй выход блока синхронизации соединен. с входами разрешения сдвига первого, вгоро го и третьего регистров сдвига, третий выход блока синхронизации сэеди нен с входом разрешения вычитателя и с первым входом первого элемента И, четвертый выход блока синхронизации соединен с входами установки в нуль первого и второго триггеров, пятый выход блока синхронизации соединен с входом сброса формирователя дополнительного кода, выход которого сое13889 Составитель А.КлюевТехред Л.Олийнык Корректор Г.Решетник Редактор М.Циткина Заказ 1585/56 Тираж 928 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва Б, Раушская наб д, 4/5 Производственно-полиграфическое предприятие, гУжгород, ул. Проектная, 4 7динен с вторым входом первого элемен та И, выход первого элемента задерж ки соединен с первым информационным входом сумматора-вычитателя, входы разрешения вычитания и сложения кото рого соединены соответственно с пря мым и инверсным выходами первого триггера, выход сумматора-вычитателя соединен с входом первого слагаемого 10 первого сумматора, вход второго сла" гаемого которого соединен с выходом коммутатора, выход сумматора соединен с информационцым входом первого регистра сдвига, группа входов ввода 15 данных которого соединена с входом задания диапазона представления о числе преобразователя, выход первого регистра сдвига соединен с первым входом второго элемента И и с первым 20 информационным входом коммутатора, управляющий вход которого соединен с прямым выходом второго триггера,пря " мой выход первого триггера соединен с вторым входом второго элемента И, 25 выход которого через второй элемент задержки соединен с вторым информационным входом коммутатора, входы установки в "1" первого и второго триггеров соединены соответственно с вы ходами третьего и четвертого элемен тов И, первая и вторая группы инФоо мационных входов преобразователя сое динены соответственно с входами вво" да данных второго и третьего регист"35 ров сдвига, первая и вторая группы информационных входов преобразователя соединены соответственно с первой и второй группами входов схемы срав" нения кодов, выход которой соединен 40 с первым входом третьего элемента И, выход второго регистра сдвига соеди 97 8йен с входом вычитаемого вычитателя, выход которого соединен с информа ционным входом формирователя дополни тельного кода, вход разрешения которого соединен с инверсным выходом первого триггера, выход третьего ре" гистра сдвига соединен с входом "уменьшаемого вычитателя и с входом первого элемента задержки,.первый вход четвертого элемента И .соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого соединены соответственно с первыми входами первой и второй групп информационных входов преобразователя, вторые входы третьего и четвертого элементов И соединены с первым выходом блока синхронизации, выход второго сумматора соединен с входом первого слагаемого третьего сумматора, выходкоторого соединен с вторым информационным входом сумматора-вычитателя,о т л и ч а ю щ и й с я тем, что, сцелью сокращения аппаратурных затрат,он содержит третий элемент задержки,причем выход первого элемента И соединен с информационным входом четвертого регистра сдвига и с входом второго слагаемого третьего сумматора,выходы разрядов четвертого регистрасдвига соединены с информационнымивходами переключателя основания системы остаточных классов, выход которого соединен с входом первого слагаемого второго сумматора и черезтретий элемент задержки - с входомвторого слагаемого второго сумметора, вход разрешения сдвига четвертого регистра сдвига соединен с вторымвыходом блока синхронизации.