Преобразователь последовательного знакоразрядного кода в дополнительный двоичный код

СОЮЗ СОВЕТСКИХОВЛМЗВЙЮеснииРЕСПУБЛИК ОЮ (Ю 3(59 С 06 Р 5/02 ПИСАНИЕ ИЗОБРЕТЕНИ ЬСТВУ СКОМУ СВ(71) Институт проблемв энергетике АН УССР(56) 1. А.Ачз.г 1 етпв "В1 е в 1 пеИ 1 д 1 г. аг 1 гЬвеСопГ. Ргос. ч, 26, В 1р. 663.2. А.Ач 1 г 1 епдввувгешв Йог гЬе Яуоп депегагогв" Рго1 ЕЕЕ, ч. 54, Р 12,"АгугЬшепгпев 1 всеей 1 пв1966, р 1 с М 1 сгог Гцпсг 1- оК гЬе320 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54)(57) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО ЗНАКОРАЗРЯДНОГО КОДА ВДОПОЛНИТЕЛЬНЫЙ ДВОИЧНЫЙ КОД, содердащий первый и второй регистры и элемент задержки, вход которого соединенс тактовым входом преобразователя, авыход элемента задержки соединен стактовым входом первого регистра,о т л и ч а ю щ и й с я тем, что, сцелью повышения быстродействия, внего введены группа элементов НЕРАВНОЗНАЧНОСТЬ, группа элементов И, элемент запрета, элемент И и элемент НЕ,выход которого соединен с тактовымвходом второго регистра, выходы которого соединены с первыми .входами элементов И группы, вторые входы ко.торых соединены с выходом элементазапрета, запрещающий вход которогосоединен с входом отрицательных значений разрядов преобразователя и спервым входом первого элемента НЕРАВНОЗНАЧНОСТЬ группы, второй входкоторого соединен с входом положительных значений разрядов преобразователя и с разрешающим входом элемента запрета, а выход первого элемента НЕРАВНОЗНАЧНОСТЬ группы соединен с первым входом элемента И,выход которого соединен с входомсброса второго регистра, информационный вход которого соединен с входом РЩединицы преобразователя, выходы которого являются выходами первого регистра, информационные входы которого соответственно соединены с выхода- %аввеми элементов НЕРАВНОЗНАЧНОСТЬ группы, .первый вход -".го элемента которой (1=2-О, где л - число разрядоввходного кода) соединен с выходом(1 -1)-го элемента И группы, а второйвход 6-го элемента НЕРАВНОЗНАЧНОСТЬгруппы соединен с выходом (1-1)-горазряда первого регистра, тактовыйвход которого соедйнен с выходомэлемента задержки, входом элемента НЕ и вторым входом элемента И,третий вход которого соединен с тактовым входом преобразователя.Изобретение относится к цифровой вычислительной технике и может быть использовано в управляющих, моделирующих и вычислительных машинах и устройствах, работающих в знакоразрядной системе счисления с основаниями 1, О, 1.Известно устройство для перевода чисел из знакоразрядного кода в обычную систему счисления содержащее 10 ступени шифраторов С 1Недостаток известного устройства " низкое быстродействие, определяемое последовательным распространением сигнала заема. 15Наиболее близким по технической сущности к предлагаемому является устройство для преобразования из знакоразрядного кода в дополнительно двоичный код, содержащее два регист ра, элемент задержки, причем преобразование осуществляется путем заполнения двух регистров соответственно положительными и отрицательными разрядами избыточного числа и получения 25 дополнительного кода их разности на выходах сумматора 2 .Недостатки этого устройства - низ,кое быстродействие и сложность обо" рудования. Низкое быстродействие обусщ ловлено тем, что на первом этапе преобразования осуществляется заполнение регистров последовательно поступающими разрядами числа, а на втором" вычитание параллельных кодов и формирование результата на выходе устройства. Сложность оборудования обусловлена необходимостью применения параллельного сумматора для объединения положительной и отрицательной частей 40 избыточного кода в одно двоичное число.Целью изобретения является увеличение быстродействия и упрощение обо. - рудования. 45Поставленная цель достигается тем, что в преобразователь последовательного знакоразрядного кода в дополнительный двоичный код, содержащий первый и второй регистры и элемент эа держки, вход которого соединен с тактовым входом преобразователя, а выход элемента задержки соединен с тактовым входом первого регистра, введены труппа элементов НЕРАВНОЗНАЧНОСТЬ, 55 группа элементов И, элемент запрета, элемент И и элемент НЕ, выход которого соединен с тактовым входом второго регистра, выходы которого соединены с первыми входами элементов И группы, вторые входы которых соединены с выходом элемента запрета, запрещающий вход которого соединен с входом отрицательных значений разрядов преобразователя и с первым входом первого элемента НЕРАВНОЗНАЧНОСТЬ группы, второй вход которого соединен с входом положительных значений разрядов преобразователя и с разрешающим входом элемента запрета, а выход перво-, го элемента НЕРАВНОЗНАЧНОСТЬ группы соединен с первым входом элемента И, выход которого соединен с входом сброса второго регистра, информационный вход которого соединен с входом единицы преобразователя, выходы которого являются выходами первого ре. гистра, информационные входы которого соответственно соединены с выходами элементов НЕРАВНОЗНАЧНОСТЬ группы, первый вход 1 -го элемента которой (й 2-й р где О - число разрядов вкодного кода) соединен с выходом И -1)-го элемента И группы, а второй вход 1 -го элемента НЕРАВНОЗНАЧНОСТЬ группы соединен с выходом (1 -1)-го разряда первого регистра, тактовый вход которого соединен с выходом элемента задержки, входом элемента НЕ и вторым входом элемента И, третий вход которого соединен с тактовым входом преобразователя.На фиг.1 изображена блок-схема предлагаемого преобразователя последовательного знакоразрядного кода в дополнительный двоичный код, на фиг2 - временные диаграммы, иллюстрирующие работу преобразователя. Предлагаемый преобразователь соцержит первый регистр 1 и второй регистр 2, элемент задержки 3, группу элементов НЕРАВНОЗНАЧНОСТЬ 4, группу элементов И 5, элемент запрета 6, элемент И 7 и элемент НЕ 8, выход которого соединен с тактовым входом 9 второго регистра. Вход отрицательных разрядов 10 и вход положительных разрядов 11 преобразователя соединены с входами первого элемента НЕРАВНОЗНАЧНОСТЬ 12 группы. Вход сброса второго регистра соединен с выходом 13 элемента И 7. Тактовый вход 14 преобразователя и выход 15 элемента задержки соединены с входами элемента И 7. Тактовый вход 16 первого регистра соединен с выходом 15 элемен796 Т а блица 2 Таблица 1 фра избычного код Инверсное преобразование Прямое преобразование едставление и бу одом исходного ч Полученное пролнительным кП р и м е р. 4ла. Дополнитель разряд01011 Исходноечисло 45 0010 Области инверсн го преоб- разования Дополни тельный-1 11011110 к и 3 1113 та задержки 3. Вход единицы 17 преобразователя соединен с входом первого разряда второго регистра 2Предлагаемый преобразователь реализует вариант преобразования, позво ляющнй формировать дополнительный код числа по мере получения его знакоразрядного представления, не затрачивая дополнительного времени на суммирование после приема информации в 10 регистры.При наличии знакоразрядного представления числа (старшие разряды числа находятся слева) для получения дополнительного двоичного кода дос таточно в исходном коде дописать сле-. ва ноль в дополнительном разряде, а затем над разрядами, стоящими левее каждой отрицательной единицы, до любой ближайшей единицы включительно, 20 выполнить инверсные преобразования, а над остальными - прямые преобразования согласно табл.1. При последовательном поступле накоразрядного кода, начиная со тарших разрядов, необходимо пос довательно формировать области инвер сного преобразования по мере запол=. нения регистра 1 разрядами, причем с поступлением отрицательной цифры 1 осуществляется инверсное преобразование текущей области разрядов и фиксируется начало следующей области. При поступлении положительной цифры 1 инверсное преобразование текущей области не осуществляется, но так же, как и при отрицательной цифре 1, осуществляется фиксация начала новой области инверсного преобразования.Кодировка цифр 1,0, 1 знакоразрядного кода осуществляется отрицательными разрядами Ь и положительными разрядами 5 входного числа в соответствии с табл.2,Работа предлагаемого преобразователя иллюстрируется эпюрами, представленными на фиг.2, Номера слева от эпюр соответствуют номерам позиций на фиг,1, в которых рассматриваются соответствующие напряженияНа входы 10 и 11 устройства постуфпают разряды 3 и Ь соответственно (эпюры 10 и 11 на фиг,2), синхронизированные частотой 1 на тактовом входе 14 устройства (эпюра 14) . На выходе 15 элемента задержки 3 формируется задержанная серия Х (эпюра 15), управляющая занесением информации в первый регистр 1 непосредственно, а во второй регистр 2 - через элемент НЕ 8. Так как занесение в оба регистра осуществляется по положительному фронту импульсов на тактовом входето включением элемента НЕ 8 достигается занесение информации сигнала сначала во второй регистр 2, затем в первый регистр 1. Сигналы занесения информации в регистры 1 .и 2 показаны на эпюрах 16 н 9 соответственно.Первый регистр 1 осуществляет запись и хранение информации, содержащейся на выходах группы элементов НЕРАВНОЗНАЧНОСТЬ 4. Совокупность пер" вого регистра 1 и группы элементов 5 НЕРАВНОЗНАЧНОСТЬ 4 образует сдвиговый последовательный регистр с возможностью записи прямых либо инверсных значений сдвигаемых разрядрв.Второй регистр 2 является последовательным сдвиговым регистром, заполняемым цифрами 1, поступающими с входа единицы преобразователя на информационный вход второго регистра 2.15Обнуление второго регистра (эпюра 13) осуществляется элементом И 7 в конце такта после занесения информации в первый регистр при наличии 1 или 1 в текущем разряде преобразуе мого слова. В итоге второй регистр 2 представляет собой регистр-маску, количество возбужденных разрядов которого в момент поступления цифры 1 соответствует ширине области инверс ного преобразованияПризнак инверс ного преобразований формируется элементом ЗАПРЕТ 6, сигнал с выхода которого разрешает прохождение содер.жимого второго регистра 2 через группу элементов И 5 на группу элементов НЕРАВНОЗНАЧНОСТЬ 4. Первый элемент НЕРАВНОЗНАЧНОСТЬ группы 4 обоими входами соединен с входами отрицательных 10 и положительных 11 разрядов 31 устройства и осуществляет формирова- . ние модуля цифры (прямое преобразова- ние по табл. 1, эпюра 12). Разрядность второго регистра 2 и группы элементов 5 равна количеству цифр преобразуемо. 40 го избыточного знакоразрядного числа беэ учета дополнительного разряда, а разрядность первого регистра 1 и группы элементов НЕРАВНОЗНАЧНОСТЬ 4 на единицу больше, т.е. с учетомдополнительного разряда, которыйдолжен в виде кода 0 поступать первым по входам 9 и 10,Дополнительный код преобразуемогочисла формируется на выходах первогорегистра 1, являющихся выходами устройства.Быстроцействие предлагаемого устройства при одинаковых тактовых частотах выше быстродействия устройства-прототипа на величину времени выполнения операции вычитания в параллельном сумматоре, так как дополнительный код появляется на выходе первого регистра 1 не позже такта по-:ступления последней .цифры преобразуемого знакоразрядного числа.Для сравнения затрат оборудованиянеобходимо принять во внимание сложность в прототипе и -разрядного параллельного сумматора, с одной стороны, и, с другой стороны, сложностьв предлагаемом устройстве совокупнос.ти элемента И 7, элемента НЕ 8, элемента ЗАПРЕТ 6 П -разрядной группыэлементов И 5 (О+1)-разряднойгруппы элементов НЕРАВНОЗНАЧНОСТЬ 4и одного разряда первого регистра 1,На элементах типа. ЭСЛ при интегральном исполнении на каждый разряд сумматора требуется 108 вентилей (серия100 ИМ 180), т.е. всего 108 О вентилей.На каждый элемент НЕРАВНОЗНАЧНОСТЬтребуется 22 вентиля, т.е. на группу 4-22 (6+1) вентиль. На группу элементов 5 необходимо 14 0 вентилей,а на все оставшиеся элементы - ещедополнительно80 вентилей, т.е. всего (360+102) вентиля, Следовательно,предлагаемое устройство проще на(720-102) вентиля, что при разрядности й , например, равной 32 разрядам, составляет 2200 вентилей..1113796 И 2,2 Составитель М.АршавскийЦиткина Техред Л. Микеш Корректор М.Шароши акт писное илиал ППП "Патент", г,ужгород, ул.Проектная,аказ 6620/4 О ТиражВНИИПИ Государспо делам изоб113035, Москва, Ж 8 П енного комитета СС тений и открытий 5, Раушская наб.,