Устройство для потенцирования

(19) (11) А 1 Ю 4 С 06 Р РЕТЕНИЯ ЕТЕЛЬСТВУ АВТОРСКОМ ма 11.8 АРСТВЕННЫЙ КОМИТЕТ ССЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ ОПИСАНИЕ(54) УСТРОЙСТВО ДЛЯ ПОТЕНЦИРОВАНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислителей, цифровых устройств для обработки сигналов. Цель изобретения - уменьшение объема памяти. В состав устройства входят регистр 1, коммутатор 2, первый и второй блоки памяти 3-4, блок элементов НЕ 5, первый, второй, третий и четвертый сумматоры 6-9, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 10, группа элементов И 11. В данном устройстве уменьшение объема памяти достигается за счет введения сумматора, группы элементов И, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и оригинальных связей. 2 ил.1 13 Изобретение относится к цифровой вычислительной технике и может быть использовано при построении специализированных вычислителей, цифровыхустройств для обработки сигналов,гибридных преобразователей и информационно-измерительных систем ,при цифровой нелинейной обработке звуковых и видеосигналов в устройствахреального времени, а также для повышения произнодительности микропроцессорных систем.Цель изобретения - уменьшениеобъема памяти.На фиг. 1 приведена структурнаясхема устройства для потенцирования;на фиг. 2 - эпюры, поясняющие принцип преобразования,Устройство для потенциронания(фиг. 1) содержит регистр 1, коммутатор 2, первый 3 и второй 4 блоки памяти, блок 5 элементов НЕ, первый 6,второй 7, четвертый 8 и третий 9 сумматоры элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 1 О,группу элементов И 11, входы 12 и13 "О" и "1" соответственно.Работа устройства для потенцирования основана на кусочно-линейнойаппроксимации функции у = 2 , гдеКх ЕО, 1 1 с последующей коррекциейразности между исходной функцией иее линейным приближением.На фиг, 2 а показана аппроксимацияфункции у =2 , х Е 0,1 прямой линии.Входной код Х содержит часть информации о выходной величине у и может быт использован как грубое приближение исходной функции.На фиг, 2 апоказана также разность между исходной функцией и ее линейным приближениемМ ьу (х) = 2 - (х+1) анализ которой показывает,что48833 2 Разность между функциями ду (х)(6) где х, - значение аргумента х, прикотором функция Ч(х)принимает максимальноезначение 4На фиг, 26 показана функция разности35 Ч/(х) = 4 (х) - У (х), хЕ 1/41/2 (7) которую необходимо учитывать при оп О ределении М (х) .Запишем итоговые уравнения преобразования: у(х)=(х+1)+ ф (х)+ 4(х) при хЕС (0,1/4 3 (8) и показана на фиг. 2 а.Можно построить функцию Ю (х),которая на интервале хИ(1/2,1 будетявляться симметричным отображениемфункцииу (х) для значений х ЕС 0, 1/2 относительно оси,проведеннойчерез точку х =1/2,и совпадать сфункцией ду (х) на интервале х 6 15 ЕС, 1/21,Разность между функциями ьу (х)и 4(х) равна- 31у(х) 1 мамс2 (2)Функция Ч 1 (х) является кусочнолинейной аппроксимацией функции разности ду (х), причем- Ъ-2 (х),х Е 0,1/21х Е1/2,11(3) -2 (1-х),Ц 1 (х) т.е, функция Ч(х) симметрична относительно оси, проведенной через точку х = 1/2. у(х) =(х+1)+ 4 (х)+ Ц (х)-Ю (х) хЕ 1/4, 1/2 1; (9). у(х) - (х+1)+ Ц (1-х)+ Ч(1 - х) - У (1 -х)+ йу" (х) при хЕ 1/2,3/41; (10)у (х) = (х+1)+ 11 (1-х)+ Ч 1 (1-х)+334ний х с0,1/21 он пропускает значения аргумента Х без изменения, а для х Е1/2, 1 значения аргумента Х инвертируются. Работа группы элементов И 11 заключается в том,что для х Е(.01/21 она не пропускает значения д у (х) на входы сумматозра 8. Управление коммутатором 2 и группой элементов И 11 осуществляется старшим разрядом кода Х аргумента. Практически коммутатор 2 реализуется на элементах СЛОЖЕНИЕ ПО МОДУЛЮ ДВА. Значения корректирующей функции ф (х) хранятся в блоке 3 памяти и используются на интервалаххЕ 1/41/2 и х 1/43/41приэтом управление блоком 3 памяти осуществляется элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 10 сигнал на выходе которой Формируется при различных состояниях на двух старших разрядах регистра 1.Преобразования вида ч (х) =-2 х-зили 1(х) =-2 (1-х) выполняются1путем соединения выходов коммутатора2 с (и)-ми входами младших разрядов первого слагаемого сумматораб,что соответствует пространственному сдвигу на три разряда влево входа аргумента Х и (1-х), т,е. умножению х или (1-х) на 2Иэ блоков 3 и 4 памяти выбираются соответственно значения корректирующих функций ч(х) и ч (х),1(х) и поступают на входы сумма.торов в соответствии с риг. 1,на выходе сумматора 9 получаем окончательныйрезультат, Так как функции Ч,(х)+(х), Ч(х) Ч(х), а у,(х), а у,(х) бу (х) отрицательные,то для получения верного результата необходимо осуществить преобразование значения упомянутых функций в дополнительный код. На практике в блоках 3 и 4 памяти следует записывать значения в обратном коде, а по входам переноса сумматоров 6 - 9 подключается вход "1" устройства, обеспечивая таким путем получениедОполнительного кода непосредственнона сумматоре.;,-6 4 (х)мскс ц (х)мокс Ь у (х) с 20 Дополнительная двойка в выражении (14) учитывает двухзначность (в ма - тематичном смысле) функции ьу (х).Ъ Из выражений (12) и (14) следует, что для хранения значений функций Ч(х) и,й у,(х) можно использоватьЪодин блок памяти с общим полем ад 40 ресов, содержащий две группы выводов, тогда необходимо два блока памяти, объемы которых равны: Я = (2 п) 2+ (и) 2 бит 55 13488 гумента на коэффициент -2соответствует операции сдвига на три разряда влево, а вычисление ч (х)1 на интервале (1/2, 1) может выполняться аналогично, если в качестве аргумента брать дополнение Х до единицы, т,е. обратный код Х, что возможно вследствие симметрии функции ч(х). 10Значения функций Ч (х), Ц (х) и3 4 ау (х) рассчитываются заранее,помещаются в блоки памяти и служат для получения точного результата преобразования, используя их как корректиру ющие функции. Анализ корректирующих функций показывает,что Таким образом, объемы блоков памяти,необходимых для запоминания функций ч(х 1, Ч (х), А у (х), равны; 250 = (и) 2 (12)Чфх 1С = (и) 2Ю х)(16) Из итоговых уравнений преобразования (8-11) видно,что корректирующая функция ь у (х) на сегменте х Е е О, 1/21 не используется. В качестве аргумента для функции М,(х), Ч(х) и Ц (х) на интервале хЕ1/2, 11 берется дополнение Х до единицы, т.е. его обратный код.Таким образом, работа коммутатора 2 заключается в том,что для значеСуммарный объем блоков памяти предлагаемого устройства определяется Объем используемой памяти посравнению с прототипом уменьшаетсяпримерно в 1,4 - 1,5 раза.Формула изобретения Устройство для потенцирования, содержащее регистр, первый и второй5 блоки памяти, коммутатор, первый,второй и третий сумматоры, блок элементов НЕ, причем вход аргумента устройства соединен с информационным входом регистра, выходы с третьего по (п)-й разрядов которого соединены с информационными входами коммутатора (где п - разрядность регистра), выход старшего разряда регистра подключен к управляющему входу коммутатора, выходы которого поразрядно соединены с входами блока элементов НЕ, выходы которого соединены с входами с первого по (и) разрядов первого слагаемого первого сумматора, входы второго слагаемого которого поразрядно соединены с выходами регистра, входы переносов первого, второго и третьего сумматоров подключены к входу логической 25 единицы устройства, вход логического нуля которого подключен к входам трех старших разрядов первого слагаемого первого сумматора и к входам двух старших разрядов второго слага емого второго сумматора, выходы первого сумматора поразрядно соединены с входами второго слагаемого третьего сумматора, выход которого является выходом результата устройства,вы-,.35 ходы коммутатора, кроме младшего разряда, соединены с адресными входами второго блока памяти, первая группа выходов которого соединена с входами первого слагаемого второго сумматора, о т л и ч а ю щ е е с я тем, что,с целью уменьшения объема памяти, в него введены четвертый сумматор, группа элементов И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выходы первого блока памяти соединены с входами с первого по (и)-й разрядов второго слагаемого второго сумматора, вторая группа выходов второго блока памяти соединена с информационными входами группыэлементов И, выходы которой подключены к входам с первого по (и)-й разрядов первого слагаемого четвертого сумматора, входы второго слагаемого которого поразрядно соединены с выходами второго сумматора, выходы четвертого сумматора соединены с входамп с первого по (п)-й разрядов первого слагаемого третьего сумматора, выходы с четвертого по (и)-й разрядов коммутатора подключены к адресным входам первого блока памяти, управляющий вход которого подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первый и второй входы которого подключены соответственно к выходам и-го и (и)-го разрядов регистра, управляющие входы группы элементов И соединены с выходом старшего разряда регистра, вход переноса четвертого сумматора подключен к входулогической единицы устройства, входлогического нуля которого подключенк входу старшего разряда первого сла-,гаемого четвертого сумматора и квходам четырех старших разрядовпервого слагаемого третьего сумматора.