Устройство для умножения

(72) В.А. Телековец ;(71) Таганрогский р ский институт им. В (53) 681.325(088.8) иотехниче- Калмыкова оУДАРСТВЕННЫЙ НОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ВТОРСНОМУ СВИДЕТЕЛЬСТ(56) 1. Авторское свидетельство СССР 9 631919, кл. С 06 Р 7/39, 197,82. Авторское свидетельство СССРВ 603989, кл. С 06 Р:7/39, 1978.3. Авторское свидетельство СССРпо заявке М 2814123/18-24,кл. С 06 Р 7/39, .25.02.80 (прототип).(54)(57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ,содержащее первый и второй регистры множимого, информационные входы которых подключены соответственно к первому и второму входам множимого устройства, первый и второйрегистры множителя, информационные входы которых подключены соответственно к первому и второму входам множителя устройства, регистрсдвига, входы занесения и сдвигакоторого являются первым и вторымуправляющими входами регистровмножимого и множителя, первый ивторой сумматоры результата, сумматор в избыточной системе счисления, первый и второй регистрырезультата, выходы К + 1 (где К -разрядность входных операндов 1 младших разрядов которых подключены квходам первой группы соответственно первого и второго сумматороврезультата, выходы разрядов со второго по (1+2)-й первого и второгосумматороы результата соединены ссоответствующими входами первогои второго регистров результата соответственно, выходы старшего(Е+2)-го разряда которых подключеы соответственно к первому и втоюму входам сумматора в избыточной :истеме счисления, выходы которого являются выходами результата устройства, а третий и четвертый вхо.- ды подключены к выходам переноса соответственно. первого и второго сумматоров результата, о т л ич а ю щ е.е с я тем, что, с целью упрощения, оно содержит регистр задержки, четыре блока элементов 2 ИИЙЛИ и два комбина-, ционных сумматора, причем первый и второй входы регистра задержки -соединены соответственно с первым и вторым входами множителя устройства, а первый и второй выходы подключены соответственно к первым и вторым входам первого и второго блоков элементов 2 ИИИЛИ, у которых входы первой группы подключены к соответствующим выходам .соответственно первого и второго регистров мн 6 жимого, а входы вто" рой группы подключены к соответствующим выходам соответственно второго,и первого регистров множимого, выходы первого и второго блоков элементов 2 ИИИЛИ соединены с соответствующими входами первой группы первого и второго комбинационных сумматоров. соответственно в разрядах с первого по Е-й, входы второй группы которых в разрядах со второго по 1+1 -й подключены к соответствукицим выходам соответственно третьего и четвертого блоков элементов 2 ИИИЛИ, первыЕ и вторые вход;ы которых подключены соответственно к первому и второму входам множимого устройства, выходы первого регистра множителя п д ключены к соответствующим входам первой группы соответственно третьего и четвертого блоков элементов 2 ИИИЛИ-, входы второй груп1013946 1Устройство относится к вычислительной технике и может быть при,менено в качестве решающего узла цифровой вычислительной машины.Известно устройство умножения двоичных чисел, представленных последовательным кодом, содержащее2 п-разрядный сумматор,(п)-разрядные регистры множимого и множителя и элементы И 1 .Однако в этом устройстве результат получается через и циклов вы числения.Известно также устройство для умножения, содержащее регистры множимого и множителя, регистр результата, сумматор результата, сумматор сомножителей, блок анализа разрядов, регистр сдвига, элементы И и элементы ИЛИ, в котором производится ввод сомножителей поразряд-, но, старшими разрядами вперед 2 .Однако в этом устройстве каждый разряд результата получается за три такта работы, т.е. устройство имеет низкое быстродействие.Наиболее близким к предлагаемому является устройство для умножения, содержащее регистр сдвига, выходы которого подключены к информационным входам первого и третьего коммутатора, управляющие входы которых соединены соответственно с выходом элемента ИЛИ и со вторым входом множителя устройства, а выходы подключены ко входом соответственно регистра множителя и регистра знака множителя, выходы регистра множителя соединены с первыми входами первого и второго блоков элементов И, вторые входы кото рых соединены с выходами соответственно первого и второго регистров множимого, входы которых подключе- . ны соответственно к первому и второму входу множимого устройства, выходы блоков элементов И подклю- . чены к информационным входам второго коммутатора, управляющие входы которого соединены с выходами регистра знака множителя, а первая и вторая группа выходов соединены с первой группой соответственно первого и второго сумматоров результата, вторые группы входов которых подключены к выходам младших разрядов соответственно первого и втоЦелью изобретения является упрощение устройства.30 Поставленная цель достигается.тем, что устройство для умножения,содержащее первый и второй регист-,ры множимого, информационные входыкоторых подключены соответственно к 35 первому и второму входам множимогоустройства, первый и второй регистры множителя, информационные входы которых подключены соответственно к первому и второму входам множи теля устройства, регистр сдвига, входы занесения и сдвига являются первым и вторым управляющими входамиустройства, а выходы соединены ссоответствующими управляющими вхо-.дами регистров множимого и множи:теля, первый и второй сумматоры результата, сумматор в избыточной системе счисления, первый и второйрегистры результата, .выходы 1+1(где 1 - разрядность входных опе рандов) младших разрядов которыхподключены ко входам первой груп-пы соответственно первого и второго сумматоров результата, выходыразрядов со второго по +2)-й пер вого и второго сумматоров результа-. пы которых соединены с соответст вующими выходами второго регистра множителя, выходы первого и второго комбинационных сумматоров подключены к соответствующим входамвторой группы соответственно первого и второго сумматоров результата. рого регистров результата, первыевходы первой и второй групп сумматора в избыточной системе счисления подключены к выходам переноса 5 соответственно первого и второгосумматоров результата, выходы разрядов которых соединены со входами соответственно первого и второгорегистров результата, выходами стар.шего результата подключенных ко вторым входам первой и второй группсумматора в избыточной двоичнойсистеме счисления, выходы которогоподключены к.выходам устройства, входы элемента ИЛИ подключены ко входам множителя устройства 3 ).Устройство производит умножениедвух чисел, которые представлены визбыточной двоичной системе счисления, в которой результат вычисления произведения выводится последовательным кодом, начиная со старшего разряда, в процессе вычисления.: Недостатком известного устрой- .ства является сложность алгоритма 25 умножения, что вызывает большиеаппаратурные затраты.та соединены с соответствующимивходами первого и второго регистров результата соответственно, выходы старшего 1 Е+2)-го разряда которых подключены соответственнок первомуи второму входам сумматора в избыточной системе счисления,выходы которого являются выходамирезультата устройства, а третийи четвертый входы подключены к выходам переноса соответственно первого и второго сумматоров результата,содержит .регистр задержки, четыреблока элементов 2 ИИИЛИ и двакомбинационных сумматора, причемпервый и второй входы регистра задержки соединены соответственно спервым и вторым входами множителяустройства, а первый и второй выходы подключены соответственно кпервым и вторым входам первого ивторого блоков элементов 2 ИИИЛИ,.у которых входы первой группы подключены к соответствующим выходамсоответственно Первого и второго регистров множимого, а входы второйгруппы подключены к Соответствующим выходам соответственно второгои первого регистров множимого, выходы первого и второго блоков элементов 2 ИИИЛИ соединены с соответствующими входами первой группы первого и второго комбинационныхсумматоров соответственно в разрядах с первого по Е-й, входы второй группы которых в разрядах совторого по(1+1)-й подключены ксоответствующим выходам соответственно третьего и четвертого блоковэлементов 2 ИИИЛИ, первый ивторые входы которых подключены соответственно к первому и второмувходам множимого устройства, выходыпервого регистра множителя подключены к соответствующим входам первой группы соответственно третьегои четвертого блоков элементов 2 ИИ 2 ИЛИ, входы второй группы которыхсоединены с соответствующими выходами второго регистра множителя, выходы первого и второго комбинационных сумматоров подключены к соответствующим входам второй группы соответственно первого и второго сумматоров результата. На фиг. 1 приведена структурнаясхема устройства; на фиг. 2 - дваэлемента 2 ИИИЛИ,Устройство для умножения имеетвходы 1 и 2 множимого устройства,первый и второй регистры 3 и 4 множимого, первый и второй входы 5 иб множителя устройства, первый ивторой регистры 7 и 8 множителя, регистр 9 задержки, блоки 10 - 13элементов 2 ИИИЛИ, регистр 14сдвига, комбинационные сумматоры15 и 16,. сумматоры 17 и 18 результата, регистры 19 и 20 результата,сумматор 21 в двоичной избыточнойсистеме счисления и выходы 22 и23 устройства. Входы 1 и 2 множимого устройствасоединены с информационными входамисоответственно первого и второго. ре-.гистров 3 и 4 множимого, входы 5и 6 множителя устройства соединеныс информационными входами соответственно первого и второго регистров7 и 8 множителя и с первым и вторым входами регистра 9 задержки,первый и второй выходы которого под"ключены соответственно к первым ивторым входам первого и второгоблоков 10 и 11 элементов 2 ИИИЛИ,а первые и вторые входы третьегои четвертого блоков 12 и 13 элементов 2 ИИИЛИ подключены соот 20 ветственно к первому и второму входам 1 и 2 множимого устройства, уп"равляющие входы регистров 3, 4 и 7и 8 множимого и множителя подключены к выходам регистра 14 сдвига,25 .входы занесения 24 и сдвига 25 которого являются первым и вторымуправляющими входамиустройства, Выходы первого .регистра 3 множимогоподключены ко входам первойгруппы первого блока 10 элементов2 ИИИЛИ и входам второй группывторого блока 11 элементов 2 ИИ 2 ИЛИ, выходы второго регистра 4 множимого подключены ко входам второйгруппы первого блока 10 элементов2 ИИИЛИ и ко входам перво группы второго блока 11 элементов 2 И2 ИИЛИ, выходы первого регистра 7множителя подключены ко входампервой группы третьего блока 12 40 элементов 2 ИИИЛИ и ко. входам второй группы четвертого блока 13 элементов 2 ИИИЛИ, выходы .второго регистра 8 множителя подключена ко входамвторой груп пы третьего блока 12 элементов2 ИИИЛИ и ко входам первой группы четвертого блока 13 элементов2 ИИИЛИ, выходы первого и второго блоков 10 и 11 элементов50 2 ИИИЛИ соединены с соответствующими входами первой группы соответственно первого и второго комбинационных сумматоров 15.и. 16, укоторых входы второй группы под 5 ключены к соответствукщим выходамтретьего и четвертого блоков 12 и13 элементов 2 ИИИЛИ соответственно, а выходы соединены с соответствующими входами первой группы соответственно первого и второ" 60 го сумматоров 17 и 18 результата,входы второй группы которых соединены с соответствующими выходамимладших разрядов соответственнопервого и второго регистров 19 и 65 20 результата, входы которых соеди 1013946нены с соответствующими выходами первого и второго аумматоров 17 и 18 результата соответственно, выходы переноса которых подключены соответственно к первому и второмуг входам сумматора 21 в .избыточной двоичной системе счисления, третий и четвертый входы которого подключены к выходам старшего разряда соответственно первого и второго регистров 19 и 20 результата, а выходы 10 сумматора 21 в избыточной двоичной системе являются выходами устройства.На фиг. 2 изображены два элемента 2 ИИИЛИ 26. 15Алгоритм работы устройства задается формулой 40 где А - текущее значение множимого;В - текущее значение множителя;ЬА. - значение 1-го разряда множимого;ЬВ; - значение (1-1)-го разрядамножителя.25В нулевом такте работы устройства регистры 3 и 4 множимого, регистры 7 и 8 множителя и регистры19 и 20 результата сбрасываются внулевое состояние, а в первый разряд регистра 14 сдвига заноситсяединица, которая в первом такте поступит на управляющие входы старшего1 с-го разряда регистров 3,4 и 7,8 и сдвинется во второй разряд ре-, 35гистра 14 сдвига. Во втором тактеединица с выхода второго разрядарегистра 14 сдвига поступит на управляющие входы (1 с)-го разрядарегистр 14 сдвига осуществляет преобразование последовательного кодамножимого А и множителя В в параллельный,Значения множимого А и множителяВ последовательным кодом в избыточной двоичной системе счисления, стар шими разрядами вперед, поступают навходы 1,2 и 5,6 устройства. Значениямножителя В задерживаются на одинтактрегистром 9 задержки. В регистрах 3 и 4 множимого и в регистрах 7и 8 множителя накапливается, 1 с=+разрядов множимого А и множителя В.Первый и второй блоки 10 и 11 элементов 2 ИИИЛИвыдают текущие значения произведения (А ЬВ ) и(АЬВ) ,(фиг. 2), которые подаютсяна входй первой группы соответственнопервого и второго комбинационных сумматоров 15 и 16, .на входы второй группы которых поступают текущие эначения произведения (В;бА )ф и (В;6 А; )Первый комбинационнйй сумматор 15,первый сумматор 17 результата и первый регистр 19 результата представляютсобой сумматор-накопитель для положительных значений произведения АВ, авторой комбинационный сумматор 16,второй сумматор 18 результата и второй регистр 20 результата - сумматорнакопитель для отрицательных значений произведения АВ,Код текущего произведения (А ЬВ )поступает на входы первой группй спервого по 1-й разряд, а код текущего произведения (В-ЬА; )+ поступаетна входы второй группы со второго по(1+1)-й разряд первого комбинационного сумматора 15, с выходов которого (1+2)-й разрядный код подаетсяна входы второй группы первогосумматора 17 результата, на входыпервой группы которого со второго по (1+2)-разряд подаются значения (1 с+1) младших разрядов суммы Б; , полученной на выходах сумматора 17 в предыдущем (1-1)-.м такте работы устройства, с выходов (1+1)младших разрядов регистра 19 результата.Значение старшего (1+3)-го разряда прлученной суммы Б с выходовпереноса сумматоров 17 й 18 результата подаются на первый и второйвходы сумматора 21, работающего визбыточной системе счисления, образуяположительные значения чисел А+; и В+,отрицательные значения которых А; йВ. образуются значениями (1+2)-го1разряда суммы Я; , которые поступаютна третий и четвертый входы сумматора 21 с выходов старшего (+2)-горазряда регистров 19 и 20 результата. Значения .(1+2) младших разрядовсуммы Б с выходов разрядов сумматора 17 и 18 заносятся в регистры 19и 20 результата.Сумматор 21 суммирует числа Аи В 1 и выдает результат произведенияА В последовательным кодом, .старшимиразрядами вперед, на выходы 22 (положительиых значейий) и 23 (отрицательных значений)результата устройства.Для пояснения работы устройстваперемножим два числа А = 1110 иВ = 1111 (и = 4):0000111111111111 Е = 01010010 или округляя до и = 4 2. = 01011013946шаржЬА; аВА; В; А;аВ.В;ьА; З+; Ь; а; Ь; 1 ОО ОО ОО 10 10 10 О О О ОО ОООО ОООО 2. 1 10 0000 0110 . О 0 11 1000 0101 1 111 ОООО 1000 Х 1 О 3 1 1 11 11 11 4 0 1 . 11 11 0015 0 О 1111111 11 : 0110 0000 0 0 1 0100 0000 О ,1 0б 0 0 11 11 0011 00 0000 0000 0 1 1.Результат вычисления 2 =.02Устройство позволяет получать25 результат вычисления на четвертом такте работы,.т,е. задержка внутри устройства составляет 3 такта, что . обеспечивает высокое быстродействие устройства (вместо 2 п тактов в обычных устройствах умножения .По сравнению с известным устройством для умножения предлагаемое устройство имеет более простую струк туру и, следовательно, меньшие аппаратурные затраты. В два раза со-, кращается число разрядов регистров множимого, множителя и коммутации (и/2 вместо п)и отсутствуют блоки элементов И (содержащие 2 п элемен- тов И). Объем комбинационных суммато"40 ров и сумматоров результата данного устройства примерно равны по объемудаумматоров результата известного устрой- ства (2 п одноразрядных сумматоров), а блокй элементов 2 ИИИЛИ равны .45 по объему коммутатору известного устройства (2 п элементов 2 ИИИЛИ)Таким образом, устройство позволяет сократить число разрядов регистров в 2 .раза, что составляет примерно 20 всего оборудования, и . при этом быстродействие устройства остается прежним,По сравнению с параллельными устройствами умножения предлагаемое устройство обладает более простой структурой, меньшим. объемом оборудования и малым числом связей на входе устройства умножения ИС 1802 ВР 2, которое выполняет операцию перемно,жения двух 8-разрядных чисел за б тактов, при п = 24 требуется ЭИС 1802 ВР 2, общий объем которых равен объему предлагаемого устройства, а результат получается через 18 тактов.В предлагаемом устройстве значение старшего разряда результата снимается с выхода устройства через 3 такта, т.е. быстродействие пред- лагаемого устройства выше известного (на ИС 1802 ВР 2). Кроме того, устройство работает. в избыточной системе счксЛЬния, в кохфорой числа (в том чисйе и результат) передаются старшими разрядами вперед, что позволяет широко использовать уст- ройство в поточных вычислительных системах (например, в процессорах- БПФ). Применение ИС 1802 ВР 2 в избыточных системах счисления требует увеличения оборудования в 2 раза (для положительных и отрицатель- ных значений чисел).1013946 В 04 Подписное Тир филиал ППП "Патент",Р,Ужгород, Ул.Проектн