Запоминающее устройство с коррекцией ошибок

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК а) 4 б 11 С 29/00 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам (ЗУ) статического типа с контролем на правильность их работы, и может быть использовано при конструировании ЗУ с коррекцией ошибок, например, кодом Хемминга. Цель изобретения - повышение ЯО, 1317484 надежности работы устройства. ЗУ с коррекцией ошибок содержит регистр 1 адреса, накопитель 2, сумматоры 3 по модулю два, блок 4 коррекции, формирователь 5 кода ошибок, элементы И 6, регистр 7 данных, распределитель 8 импульсов, блок 9 управления, В зависимости от управляющих сигналов, подаваемых на входы блока 9 управления, ЗУ может работать в следующих четырех режимах: первый - отсутствие имитации ошибки и разрешение ее коррекции, второй - отсутствие имитации и коррекции ошибки, третий - разрешение имитации и коррекция ошибки, четвертый - разрешение имитации ошибки и отсутствие ее коррекции, Первый из указанных режимов является рабочим, а остальные - контР рольными. 3 ил.Запоминающее устройство с коррекцией ошибок содержит (фиг. 1) регистр 1 адреса, накопитель 2, сумматоры 3 по модулю два, блок 4 коррекции, формирователь 5 кода ошибок, элементы И 6, регистр 7 данных, распределитель 8 импульсов, блок 9 управления,Распределитель 8 импульсов (фиг. 2) содержит счетчик 10 и дешифратор 11.Блок 9 управления (фиг, 3) содержит триггер 12, элемент И - -НЕ 13, генератор 14 тактовых импульсов, регистр 15 сдвига, элемент И - НЕ 16, элементы НЕ 17 и 18, элементы И 19 и 20.Запоминающее устройство (ЗУ) может работать в четырех режимах: первый - - отсутствие имитации ошибки и разрешение ее коррекции; второй - отсутствие имитации и коррекции ошибки; третий -- разрешение имитации и коррекции ошибки; четвертый - разрешение имитации ошибки и отсутствие ее коррекции.Первый из указанных режимов является рабочим, а остальные - контрольными.В первом режиме ЗУ работает аналогично известным, т. е. позволяет корректировать возникающие ошибки в хранимой информации. Второй режим позволяет проверить достоверность хранимой информации. Третий режим позволяет проверить правильность коррекции принудительно введенных ошибок. Четвертый режим позволяет проверить выявление ошибки оборудованием, применяемым для проверки работоспособности ЗУ. 35 40 45 50 55 Первый режим работы ЗУ реализуется при подаче уровня логического нуля и уровня логической единицы на второй и третий соответственно входы блока 9 управления.При этом ЗУ работает следующим образом.Код адреса поступает на информационные входы регистра 1, после чего подается уровнем логической единицы импульсный сигнал обращения к ЗУ, который поступает на первый вход блока 9 управления и далее - на первый вход элемента И - НЕ 13. В случае наличия на втором входе элемента И - НЕ 13 уровня логической единицы, что свидетельствует о готовности блока 9 управИзобретение относится к вычислительной технике, в частности к запоминающим устройствам статического типа с контролем на правильность их работы, и может быть использовано при конструировании запоминающих устройств с коррекцией ошибок, например кодом Хемминга.Цель изобретения - повышение надежности устройства,На фиг. 1 показана структурная схема запоминающего устройства; на фиг. 2 и 3 - структурные схемы распределителя импульсов и блока управления соответственно. 5 10 15 20 25 ЗО ления к работе, сигнал обращения, инвертируясь элементом И - НЕ 13, поступает уровнем логического нуля на установочный вход триггера2 и устанавливает его в включенное состояние, т. е. на его прямом выходе появляется уровень логической единицы, который одновременно подается на вход генератора 4, на информационный и сбрасывающий входы регистра 15 и на первый выход блока 9 управления, с выхода которого поступает на вход регистра 1, Данный уровень логической единицы одновременно 1)азрешает работу генератора 14, снимает состояние сброса регистра 15 и регистра 1 и, поступая на информационный вход регистра 15, позволяет реализовать в последующие моменты времени сдвиг уровня логической единицы на выходах регистра 15. Начавший работу генератор 14 выдает на свой выход прямоугольные импульсы, которые, поступая на тактовый вход регистра 15, реализуют последовательный сдвиг уровня логической единицы на его выходах, т. е. после прихода на тактовый вход регистра 15 первого тактового импульса (начало первого такта), уровень логической единицы появляется только на первом выходе его, начало второго такта - только на первом и на втором выходах, после третьего - только на первом, на втором и на третьем и т. д. до шестого тактового импульса, после которого реализуется автоматический сброс триггера 12, а вместе с ним и регистра 15 в блоке 9 управления.В течение времени первого такта, т. е. времени между появлением первого и второго импульсов (периода колебаний генератора 14), с первого выхода регистра 15 уровень логической единицы поступает на второй выход блока 9 управления и далее - на вход регистра адреса 1 и своим фронтом производит запись в него поступившего кода адреса. С первого выхода регистра 15 уровень логической единицы поступает на первый вход элемента И - НЕ 16, на втором входе которого присутствует во время первого такта уровень логической единицы, поступающий с выхода элемента НЕ 17, на вход которого подается с второго выхода регистра 15 уровень логического нуля, В результате на выходе элемента И - НЕ 16 появляется уровнем логического нуля импульсный сигнал, поступающий на пятый выход блока 9 управления, Данный сигнал является импульсным, так как уровень логического нуля на выходе элемента И - НЕ 16 присутствует только во время первого такта ввиду появления во втором такте на втором выходе регистра 15 уровня логической единицы, который, инвертируясь элементом НЕ 17, уровнем логического нуля подается на второй вход элемента И - НЕ 16, что приводит к изменению уровня наего выходе. Во время первого такта импульсный сигнал с пятого выхода блока 9 поступает на вход регистра 7 и производит сброс его. Записанный в регистр 1 код адреса поступает на адресные входы накопителя 2. Во время третьего такта на третьем выходе регистра 15 появляется уровень логической единицы, который присутствует до момента сброса регистра 15 и который поступает на третий выход блока 9 управления, откуда он поступает на вход накопителя 2 и производит выборку информации согласно поступившему ранее коду адреса. Уровень логической единицы с третьего выхода регистра 15 одновременно поступает на первый вход элемента И 19 и не приводит к изменению уровня логического нуля на его выходе, так как на второй вход элемента И 19 подается уровень логического нуля, поступающий с второго входа блока 9 управления и присутствующий одновременно на его седьмом выходе. Уровень логического нуля на втором входе блока 9 управления соответствует отсутствию режима имитации ошибки. Поэтому уровни логических нулей, поступающих с седьмого выхода блока 9 управления и с выхода элемента И 19 через восьмой выход блока управления 9 на входы распределителя 8 импульсов, запрещают его работу, что характеризуется наличием на всех его выходах уровней логических нулей, поступающих на входы сумматоров 3 по модулю два и позволяющих передачу без инверсии логических уровней с других входов этих сумматоров на их выходы. Во время четвертого такта на четвертом выходе регистра 15 появляется уровень логической единицы, который, присутствуя до момента сброса регистра 15, поступает на четвертый выход блока 9 управления, откуда он поступает на вход накопителя 2 и разрешает выдачу на его выход ранее выбранной информации. Одновременно во время четвертого такта уровень логической единицы с четвертого выхода регистра5 поступает на первый вход элемента И 20,на втором входе которого присутствует уровень логической единицы, что соответствует наличию режима разрешения коррекции ошибки, Поэтому на выходе элемента И 20 появляется уровень логической единицы, который, поступая через девятый выход блока 9 управления на входы элементов И 6, разрешает прохождение кода ошибок, поступающего на другие входы элементов И 6. Одновременно информация с выхода накопителя 2 поступает на входы сумматоров 3 и ввиду наличия на всех их других входах уровней логических нулей появляется без изменений на выходах сумматоров 3, с выходов которых она поступает на входы блока 4 коррекции и на входы формирователя 5 кода ошибок. 5 О 15 20 25 30 35 40 45 50 55 Формирователь 5 кода ошибок на основании поступивших контрольных разрядов проверяет поступившую информацию на наличие в ней ошибок и по результатам проверки формирует и выдает на свои выходы код ошибки, который в случае наличия ошибок представляет собой комбинацию уровней логических нулей и единиц, а в случае отсутствия ошибок - только уровня логических нулей. Данное условие легко выполняется путем соответствующего формирования контрольных разрядов кода Хемминга при определении их. Сформированный код ошибок с выхода формирователя 5 поступает на входы элементов И 6 и появляется на их выходах ввиду наличия на их других входах уровня логической единицы поступающего с девятого выхода блока 9 управления. С выходов элементов И 6 код ошибок поступает на входы блока 4, который на основании поступившего кода ошибок корректирует информацию, поступившую на его другие входы. Код ошибок, состоящий из уровней логических нулей, соответствует отсутствию ошибок, при этом блок 4 не производит коррекцию поступающей информации. Информация с выходов блока 4 поступает на информационные входы регистра . Во время пятого такта на пятом выходе регистра 15 появляется уровень логической единицы, который, присутствуя до момента сброса регистра 15, поступает на шестой выход блока 9, откуда он поступает на вход регистра 7 и производит запись в него информации, поступившей на его информационные входы. Информация, записанная в регистр 7, хранится в нем до сброса и с выходов его поступает на выход устройства, Во время начала шестого такта на шестом выходе регистра 15 появляется уровень логической единицы, который, инвертируясь элементом НЕ 18, уровнем логического нуля поступает на сбрасывающий вход триггера 12. Переход из включенного в сброшенное состояние триггера 12 соответствует появлению на его прямом выходе уровня логического нуля, который, поступая на вход генератора 14, запрещает его работу и,поступая на сбрасывающий и сигнальный входы регистра 15 и на вход регистра информации 1, сбрасывает их. Во время начала шестого такта, после сброса регистра 15, т. е. появления на всех его выходах уровня логических нулей, на втором, третьем, четвертом, шестом, восьмом и девятом выходах блока 9 появляются уровни логических нулей, что соответствует режиму отсутствия сигналов на управляющих входах блоков, подключенных к блоку 9. Переход в сброшенное состояние триггера 12 также соответствует появлению на его инверсном выходе уровня логической единицы, который, поступая на второй вход эле 1317484510 Формула изобретения мента И - НЕ 13, разрешает блоку 9 принять следующее обращение к ЗУ.После прихода следующего обращения ЗУ работа повторяется описанным образом.Второй режим работы ЗУ, т. е, режим, при котором отсутствует имитация и кор. рекция ошибки, реализуется при подаче уровней логических нулей на второй и третий входы блока 9. При этом режиме работа ЗУ отличается от первого режима только ВО Врем 5 четВертоГО такта 1)аботы блока 9. Уровень логического нуля с третьего входа блока 9 поступает на второй вход второго элемента И 20 и не приводит во время четвертого такта к появлению на его выходе уровня лсгической единицы, что и соответствует режиму запрещения коррекции ошибок. Уровень логического нуля с выхода второго элемента И 20 поступает на входы эдсменгов И 6 и запрещает 1;Г)О- хождение к блоку 4 кола ошибок, сфорю). рованного;)О,х 1:Она гс,Сл О. а 13,1111 нс на Входах О,с)м 4рОВ 1 СЙ ло 1 ических 11 у ЛЕЙ СООТВЕ 1 СТВЪСТ 1)ЕРКИМЪ О ГС) ГСТВИ 51 ОШР. оо . Поэ о, у, ф р;., в с, наличия в ней ошибок, не корректиру 1:.тся блоком 4, т. е. рабочис. разрядь информации с накопителя 2 без изменений .Вписываются регистром 7 и затем Выдаются на выход устройства, чем и обеспечивается проверка хранимой информации па наличие в ней ошибок.Третий режим работы ЗУ, т. с, режим, при котором разрешена имитация и корре 1,- ция ошибки, реализуется подачей уровней логических единиц на второй и третий Входы блока управления 9. При этом режиме работа ЗУ отличается от первого режима только во время третьего такта работы блока 0 управления.При последующих обрапганиях к ЗУ распределитель и.1 у.ьсо 1 8 1 месте с г;)уппой 3 элементов 1 СКЛ 10 с 1 ЛЮЩЕЕ ,приводят к внесению ошибок н очередной раЗряд ИпфОрМа 1 Н 1 РС ОЧИ Гапиой С НаКОПИт; - ля информации 2к, Внессни)1 ошибки в последний ра. р)д 111 формг)ц 1 и, что соответствует присутствию па выходах двоичного счетчика О двои ного кода числа, равного количеству разрядов накопите. я информации 2, и ри послс;су)ощих посгу.1- лениях сигналов ос)рацени 51 и ЗУ двоичный счетчик 10 формирует на своих выходах двоичные коды, начиная с единиць. Б да 1- ном режР 1 ме предлагаемое ЗУ вносит автоматически ошибки в информаци)О, считанную с накопителя информации 2, и коррек 20 25 30 35 45 50 тирует их, чем и обеспечивается проверка работоспособности схемы коррекции ошибок,Четвертый режим работы ЗУ, т. е. режим, при котором разрешена имитация ошибки и отсутствует ее корреляция, реализуется при подаче уровня логической единицы и уровня логического нуля на второй и третий входы блока 9 управления, соответственно. Четвертый режим работы ЗУ включает В себя второй и третий режимы, т, е. информацию, считанную с накопителя 2, при каждом поступлении сигнала обращения к ЗУ вносятся ошибки, а коррекция их не ;)роизводится,Запоминающее устройство с коррекцией ошиоок, содержащее регистр адреса, информационные входы которого являются адресными входами устройства, накопитель, формирователь кода ошибок, блок коррекции, регистр данных, выходы которого являются информационными выходами устройства, и блок управления, первый вход которого яв.гяется входом обращения устройства, выходы с первого по шестой блок управления подключены соответственно к входу сброса и входу разрешения записи регистра адреса, к входу выборки и разрешения считывания накопителя, к входу сброса и входу разрешения записи регистра данных, выходы регистра адреса соединены с адресными входами накопителя, отлинаюиееся тем, что, с целью повышения надежности устройства, В него введены сумматоры по модулю два, элементы И и распределитель импульсов, Вход сброса и счетный вход которого подключены соответственно к седьмому и восьмому выходам блока управления, девятый Вьход которого соединен с первыми Входами элементов И, вторые Входы которых подключены к соответствуюцим выходам формирователя кодов ошибок, Входы которого полк,ючены к выходам сумматоров по модулпо два, первые и вторые входы которых соединены соответственно с выходами накопителя и выходами распределителя импульсов, входы первой и второй ;руин блока коррекции соединены соответственно с Выходами одних из сумматоров по модулю два и выходами элементов И, выходы блока коррекции подключены к информационным входам регистра данных, второй и третий входы блока управления явлгпотся соответственно первым и вторым входами режима работы устройства.Редактор Н. ГорЗаказ 2296/46ВНИИПИ Госуд11Производственн Составитель ат ТехредИ. Вере Тираж 589 рственного комитета СССР п 035, Москва, Ж - 35, Рауш о-полиграфическое предприятдела кая е, г,Корректор И. Эрдейи Подписноем изобретений и открытий аб., д. 4/5жгород, ул. Проектная, 4