Устройство для контроля логических блоков

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК А 11 С 06 Р 11/00 т ОПИСАНИЕ ИЗОБРЕТК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ НИ входом формирователякодов и входом первоглсод которого через тор - с вторнеравновесныхкоммутатора,блок памятиго коммутато входом второ- которого через оедине а, вых ирова ти,ор,л элеыйходом од -первого коммуетий вход -с вход гистра тора и вх ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ(71) Специальное проектно-конструкторское и технологическое бюро рели автоматики(56) 1. Авторское свидетельство ССКр 913384, кл . С 06 Р 11/04, 1980,2. Авторское свидетельство СССРУ 744579, кл. С 06 Р 11/00, 1978(54) (57) 1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯЛОГИЧЕСКИХ БЛОКОВ, содержащее блокввода, первый выход которого черезсхему сравнения соединен с первымвходом блока синхронизации, генератор импульсов, первый выход которогосоединен с входом генератора псевдослучайных чисел, сумматор, выход которого через регистр сдвига соединенсо своим входом, с входами схемысравнения и блока индикации, о т л и.ч а ю щ е е с я тем, что, с цельюповышения полноты контроля и быстродействия, в него введены блок сравнения, три коммутатора, регистр,блок памяти, триггер, два дешифратора, группа триггеров, два счетчика,формирователь неравновесных кодов,элемент И, причем выходы блока вводасоединены с входами первого коммутатора, блока памяти, блока сравнения,первым входом формирователя неравновесных кодов и через первый дешифрасоединенные последовательно регистр, второй дешифратор, группы триггеров и третий коммутатор соединен с вьрходами устройства, вход которого соединен с входами сумматора и счетчиков, выходы которых соединены с входами блока индикации, выходы генератора псевдослучайных чисел соединены с третьим входом формирователя неравновесных кодов, входом первого коммутатора и через блок сравнения - с чепецР вертьен входом Формнрователн неравновесных кодов, входами блока памяти, первого коммутатора, элемента И и блока синхронизации, выходы которого соединены с входами первого и второго коммутаторов и пятым входом формирователя неравновесных кодов, выходы которого соединены с входами второго коммутатора, а второй выход генератора импульсов через соединенные пос-,- ледовательно триггер и элемент И соединен с входом триггера и реги 2. Устроиство по и. 1, о т лч а ю щ е е с я тем, что формтель неравновесных кодов содердва коммутатора, два блока памтри счетчика, регистр, дешифрасхему сравнения, сумматор по мдва, два триггера, элемент ИЛИмент И, элемент НЕ, причем первход формирователя соединен спервого блока памяти, второй в1101325 вого коммутатора и через элемент Ис входами дешифратора и сумматорапо модулю два, пятый вход формирователя соединен с входами первых блока памяти. и коммутатора, четвертыйвход формирователя через соединенныепоследовательно первые коммутатори блок памяти соединен с выходом формирователя и входом второго блокапамяти, выход регистра через соединенные последовательно схему сравненияи дешифратор соединен с входамиэлемента ИЛИ и первого триггера, выход которого через сумматор по модулю два соединен с входами первогосчетчика и элемента НЕ, выход котороИзобретение относится к вычислительной и контрольно-измерительной технике и может быть использовано для контроля логических блоков и диагностики неисправностей в процессе производства и для периодических проверок в процессе эксплуатации.Известно устройство для автоматизированной проверки цифровых приборов, содержащее блок хранения эталонов,/ таймер, блок формирования команд, блок источников эталонных сигналов, два коммутатора, блок регистрации, регистр, блок синхронизации, блок сравнения, счетчик и блок управления 11. Недостатком этого устройства является большой объем оборудования, необходимость в источниках эталонных игналов, низкое быстродействие. Наиболее близким по технической сущности к изобретению является устройство для контроля интегральных схем, содержащее блок ввода, первый выход которого через схему сравнения соединен с первым входом блока синхронизации, генератор импульсов, первый выход которого соединен с входом генератора псевдослучайных чисел, сумматор, выход которого через регистр сдвига соединен со своим входом, с входами схемы сравнения и блока индикации 21. го соединен с соответствующимвыходом формирователя, входами вторых блока памяти и коммутатора и через соединенные последовательно вторые счетчик, коммутатор и блок памяти - с соответствующим выходом формирователя, выход элемента ИЛИ соединен с входами второго триггера итретьего счетчика, выходы которогосоединены с входом схемы сравненияи через второй триггер - с входомэлемента И, соответствующий выходдешифратора соединен с входом третьего счетчика, а выход первого счетчика - с входом второго коммутатора. Однако известное устройство име -ет ограниченную область применения - только для контроля простых комбинационных схем и характеризуется зна чительным увеличением времени контроля с ростом сложности схем.Цель изобретения - повышение полноты контроля и быстродействия. Поставленная цель достигаетсятем, что в устройство, содержащее блок ввода, первый выход которого через схему сравнения соединен с первым входом блока синхронизации, генератор импульсов, первый выход которооединен с входом генератора и евдослучайных чисел, сумматор, выход которого через регистр сдвига соединен со своим входом, с входами схемы сравнения и блока индикации, введены блок сравнения, три коммутатора, регистр,блок памяти, триггер, два дешифратора, группа триггеров, два счетчика, формирователь неравновесных кодов, элемент И, причем выходы блока ввода соединены с входами первого коммутатора, блока памяти блока сравнения, первым входом формирователя неравновесных кодов и через первый дешифратор с вторым входом форми. ЗО рователя неравновесных кодов и входом первого коммутатора, выход которого через блок памяти соединен с входом второго коммутатора, выход которого через соединенные последова"тельно регистр, второй дешифратор,группу триггеров и третий коммутаторсоединен с выходами устройства, входкоторого соединен с входами сумматора и счетчиков, выходы которых соединены с входами блока индикации, выходы генератора псевдослучайных чиселсоединены с третьим входом формирователя неравновесных кодов, первогокоммутатора и через блок сравнения 10с четвертым входом формирователянеравновесных кодов, входами блокапамяти, первого коммутатора, элемен.та И и через блок синхронизации свходами первого и второго коммутаторов и пятым входом формирователянеравновесных кодов, выходы которогосоединены с входами второго коммутатора, второй выход генератора импульсов через соединенные последовательно триггер и элемент И соединен с входом триггера и регистра. При этом формирователь неравновесных кодов содержит два коммутатора, два блока памяти, три счетчика, ре 25 гистр, дешифратор, схему сравнения, сумматор по модулю два, два триггера, элемент ИЛИ, элемент И, элемент НЕ, причем первый вход формирователя соединен с входом первого блока памяти, второй вход - с входами первого коммутатора и регистра, третий вход - с входом первого коммутатора и через элемент И с входами дешифратора и сумматора по модулю два, 35 пятый вход - с входами первых блока памяти и коммутатора, четвертый вход- через соединенные последовательно первые коммутатор и блок памяти с выходом формирователя и входом вто рого блока памяти, выход регистра через соединенные последовательно схему сравнения и дешифратор соединен с входами элемента ИЛИ и первого триггера, выход которого через сум матор но модулю два соединен с входами первого счетчика и элемента НЕ, выход которого соединен с соответствующим выходом формирователя, входами вторых блока памяти, коммутатора 50 и через соединенные последовательно вторые счетчик, коммутатор и блок памяти с соответствующим выходом формирователя, выход элемента ИЛИ соединен с входами второго триггера и тре тьего счетчика, выходы которого соединены с входами схемы сравнения и через второй триггер с входом элемента И, соответствующий выход дешифратора соединен с входом третьего счетчика, а в.ход первого счетчикас входом второго коммутатора.На фиг. 1 представлена функциональ" ная схема предлагаемого устройства (группы связей, имеющих одинаковое функциональное назначение; изображены одной линией), на фиг, 2 - функциональная схема формирователя неравновесных кодов.Устройство содержит генератор 1 псевдослучайных чисел, блок 2 сравнения, формирователь 3 неравновесных кодов, блок 4 ввода, коммутаторы 5-7, схему 8 сравнения, блок 9 синхронизации, генератор 10 импуль.сов, блок 11 индикации, регистр 12 сдвига, сумматор 13, счетчики 14 и 15, дешифраторы 16 и 17, регистр 18, триггер 19, блок 20 памяти, триггеры 21 группы, элемент И 22, объект 23 контроля, Формирователь 3 неравновесных кодов содержит два блока 24 и 25 памяти, счетчики 26-28, коммутаторы 29 и 30, регистр 31, схему 32 сравнения, сумматор 33 по модулю два,дешифратор 34, триггеры 35 и 36,элементы ИЛИ 37, И 38, НЕ 39,Устройство работает следующимобразом.В блок 4 ввода заносят эталонныесвертки для выходных контактов иуправляющие слова, определяющие, какие стимулирующие воздействия должныбыть поданы на каждый контакт контролируемого блока. Разряды управляющего слова содержат полную характерис. тику контакта: его вид (вход или выход), основное состояние, контакта ("0" или "1"), а также являются ли коды, возникающие на контактах, не- равновесными (с вероятностью появления "0" или "1", равной Р = 1/4, 1/8, 1/32, 1/64 и т.д.) и частоту переключения для контактов с вероятностью Р = 1/2, причем под основным состоянием контакта подразумевается то, в котором контролируемый контакт должен находиться с большей вероятностью. Так, например, для контакта с вероятностью появления единицы Р = 1/16 основным состоянием будет "0", а маловероятным "1", а для кон. такта с вероятностью появления единицы Р = 15/16 основным состоянием будет "1", а маловероятным - "0",Устройство реализует два режима рабо ты: режим подготовки и режим контроля.В режиме подготовки происходит заполнение блоков 20 и 24 памяти Формирователя 3. Управляющие слова из блока 4 поступают на дешифратор 16, который Формирует сигнал 5 разрешения записи. Запись в блоки 20 и 24 памяти продолжаетгч до их полного заполнения, причем номера равновероятных контактов заносятся в три различные зоны блока 20 памяти в зависимости от реализуемой на них частоты, а номера контактов с неравновесными кодами - в блок 24 памяти таким образом, что, например, номера контактов с вероятностью Р = 1/4 записываются в 8 раз чаще, чем номера контактов с вероятностью Р = 1/32, Одновременно с этим происходит установка триггеров 2 1 группы в основное состояние, сброс триггеров 35 и 36 и запись в регистр 31 кода, соответствующего среднему количеству выходов, находящихся в маловероятном состоянии.На счетчиках 26 и 27 устанавливается адрес начальной ячейки второго блока 25 памяти.В режиме контроля генератор 1 Формирует с равной вероятностью все возможные двоичные числа, которые 30 поступают в блок 2 сравнения и через коммутатор 5 на адресные входы блока 20 памяти и в Формирователь 3. По выбранному адресу считывается код номера выходного канала, который 35 через коммутатор 6 и регистр 18 поступает на дешифратор 17, Сигнал с выхода дешифратора поступает на счетный вход соответствуюцего триггера 21 группы, и он переключается в противоположное состояние.На входе контролируемого блока возникает новый набор стимулирующих сигналовИсправность блока определяет схе 15 ма 8, которая сравнивает эталонные свертки и свертки, полученные с помощью сумматора 13 и регистра 12 сдвига из цифровой последовательности, существующей на каждом контролируемом контакте блока, работающего в те 50 чение заданного периода в режиме, заданном управляющими словами. Выбор блока 20 памяти или формирователя 3 осуществляется блоком 2 в зависимости от чисел, которые поступают из блог 5 ка 4 и от генератора 1.Если число К, записанное.в блоке 4, меньше числа т ,сформированного генератором 1, выбирается блок 20 памяти и происходит формирование тактовых сигналов, если К 1 ) щ , то блоком 20 памяти формируются равно- вероятные сигналы, когда Ф ( К - происходит выбор формирователя 3.Тактовые сигналы обеспечиваютпереход контакта в первом такте изосновного состояния в маловероятноеи возврат в исходное состояние в последующем такте. Происходит это следующим образом, На вход элемента И 22поступает сигнал от блока 2 сравнения,который Формирует на егс выходе импульс, переключающий триггер 19в противоположное состояние и запрещающий запись в следующем такте врегистр 18 нового номера выходногоконтакта.До сброса триггера 19 сигнална выходе элемента И 22 не меняется.Сброс триггера происходит от сигнала генератора 10 в конце следующеготакта,При выборе формирователя 3 реализуются два режима работы: переключение контакта в основное состояниеи переключение его в маловероятноесостояние,В первом режиме генератор 1 формирует на третьем входе формирователя псевдослучайные числа, которые поступают на адресные входы блока 24 памяти. Считанный из блока памятикод выходного канала поступает на выход формирователя 3 и на информационные входы блока 25 памяти. Выходной канал, соответствующий выбран ному коду, переключается в маловероятное состояние.К адресным входам блоха 25 памяти коммутатор 30 подключает выходы счетчика 26. Код выходного контакта, перешедшего в маловероятное состояние, записывается в блок 25 памяти по адресу, указанному счетчиком 26, после чего сумматор 33 добавляет единицу в счетчик 26, Таким образом, в блок 25 памяти последовательно, по порядку их перехода, записываются номера выходных каналов, перешедших в маловероятное состояние. Переключение контакта в основное состояние производится следующим образом. Коммутатор 30 подключает к адресам блока 25 памяти выходы счетчика 27. Код, считанный из блока 25 памяти, поступает через комму 1101825татор 6, регистр 18 на дешифратор 17,и соответствующий коду триггер 2 1группы переходит в основное состояние,после чего на вход счетчика 27 поступает единица, и блок 25 памяти готов 5к считыванию следующего кода. Считывание из блока 25 памяти происходитв том же порядке, что и запись в него.Выбор режима переключения в основное или маловероятное состояние производится сигналами, формирующимися.на выходе сумматора 33 по модулю дваи элемента НЕ 39, следующим образом,В первоначальный момент в режимеконтроля происходит переключение 15неравновесного контакта в малофероятное состояние, так как триггер 36сброшен в "О", на элемент И 38 поступает сигнал "Запрет", которыйобеспечивает "О" на его выходе и фор. 20мирует сигнал "+1" на входе счетчика 26, на вход дешифратора 34 поступает "О" со схемы 32, так как в счетчике 28 записан "О", а в регистре 31 - число "Й", заданное блоком 4. 5На выходе дешифратора 34 формируется сигнал "+1" в счетчик 28. Он пере-водит триггер 36 в единичное состояние, разрешая прохождение через элемент И 38 сигнала, поступающего с генератора 1.В дальнейшем выбор режима работыопределяется псевдослучайными числами, формируемыми генератором 1, причем с вероятностью 3/4 выбираетсярежим перехода в маловероятное состояние, так как на вход элемента И 38поступают от генератора 1 по крайнеймере два сигнала с вероятностью Р1/2, таким образом единица на выходе 40элемента И 38 возникает с вероятностью 1/4.Когда значение счетч.ка 28 достигает числа, записанного в регистре 31, с вероятностью Р = 3/4 возникает сигнал на выходе дешифратора 34,который переключает триггер 35 впротивоположное состояние. Сумматор 33инвертирует сигналы, поступающие сэлемента И 38, и с вероятностью 3/4выбирается режим перехода в. основноесостояние. Сигналы на вход счетчика 28 поступают с дешифратора, и зна.чение счетчика 28 колеблется от Одо 2 К,55Если в счетчике 28 возникает сигал переноса, т.е. число, записанное в нем, отрицательно, триггер 36 переключается, подавая снгнал запрета для элемента И 38, и независимо от сигналов генератора 1 выбирается режим перехода в основное состояние.Таким образом, выбор режима работы формирователя 3 зависит от общего количества и выходных каналов, находящихся в маловероятном состоянии.При 11 = О происходит переклк 1 чение соответствующего канала в маловероятное состояние. При О ( и с Мо, гдечисло, записанное в регистре 66, режим переключения в маловероятное состояние выбирается случайным образом с вероятностью Р = 3/4, а при 2 М ) пКц- с вероятностью 1/4.Среднее время нахождения любого выходного канала в маловероятном состоянии определяется величиной Й которая служит для настройки формирователя 3, а среднее время между переходами из основного состояния в маловероятное обратно пропорционально количеству ячеек памяти, в которых записан код этого канала.Поскольку вероятность нахождения выходного канала в маловероятном состоянии определяется отношением двух указанных времен, то надлежащим выбором Й (общим для всех каналов) и количеством ячеек в блоке 25 памяти (индивидуальным для каждого канала) может быть реализована любая вероятность в широких пределах с малой дискретностью. Устройство предус матривает также переключение тригге - ров 21 группы закономерным образом в зависимости от теста, введенного в блок 4, что позволяет сформировать на некоторых контактах фиксированные цифровые последовательности ограниченной длины.Счетчики 14 и 15 служат для определения количества единиц и переключений на любом контакте контролируемой схемы в процессе диагностики неисправностей, а также для оценки полноты контроля на этапе подготовки.Таким образом, предлагаемое изобретение позволяет значительно расширить функциональные возможности устройства контроля за счет расширения класса контролируемых схем вплоть до схем с двунаправленными выводами, уменьшает время подготовки контроля и сокращает объем оборудования.