Оперативное запоминающее устройство с самоконтролем

(51) 4 б 11 С 290 ОМИТЕТ СССРИЙ И ОТНРЫТИЙ УДАРСТВЕННЫИ ДЕЛАМ ИЗОБРЕТ Ф(57) Изобретение относится к вычислительной технике и может быть использовано при создании оперативных запоминающих устройств в интегральном исполнении. Целью изобретения является снижение потребляемой мощности в режиме внешних обращений. Устройство содержит основной и дополнительный адресные накопители, ассоциативный накопитель, основные и дополнительный усилители, первый и второй дешифраторы, первый и второй коммутаторы, генератор тактовых импульсов, генератор тестовой последовательности, элементы ИЛИ, И, блок сравнения, триггер-защелку, сдвиговый регистр. Уменьшение мощности потребления в режиме внешних обращений достигается за счет отключения питания от блоков самоконтроля. 1 ил.51015 Формула изобретения Изобретение относится к вычислительной технике и может быть использовано при создании оперативных запоминающих устройств.Целью изобретения является снижение потребляемой мощности в режиме внешних обращений,На чертеже приведена схема оперативного запоминающего устройства с самоконтролем.Устройство содержит основной адресный накопитель 1, дополнительный адресный накопитель 2, первый дешифратор 3, основные усилители 4, дополнительные усилители 5, второй дешифратор 6, ассоциативный накопитель 7, первый коммутатор 8, генератор тестовой последовательности 9, генератор тактовых импульсов 10, второй коммутатор 11, первый элемент ИЛИ 12, второй элемент ИЛИ 13, третий элемент ИЛИ 14, триггер-защелку 15, блок сравнения 16, элемент И 17, сдвиговой регистр 18, четвертый элемент ИЛИ 19, адресные входы 20; вход записи-считывания 21, информационный вход 22, вход отключения самоконтроля 23, информационный выход 24 и выход отбраковки устройства 25. Устройство работает следующим образом,При подключении питания к устройству генератор тестовой последовательности 9, ассоциативный накопитель 7, генератор тактовых импульсов 10, сдвиговый регистр 18 и триггер-защелка 15 устанавливаются в исходное состояние (О на выходах перечисленных схем; цепи начальной установки не указаны), Состояние О на управляющем входе первого коммутатора 8 (прямой выход триггера-защелки 15) обеспечивает прохождение на второй дешифратор 6 сигналов с адресных выходов генератора тестовой последовательности 9, а поддержание в режиме самоконтроля на выходах 21 и 22 состояния О - прохождение на усилители 4 и 5 информационного сигнала и сигнала записи-считывания генератора тестовой последовательности 9.Блок сравнения 16 обеспечивает сравнение считанных данных с ранее записанными и при обнаружении несовпадения формирует выходной сигнал уровня 1, по которому в ассоциативный накопитель 7 производится запись текущего адреса столбца элементов памяти, а в первый разряд сдвигового регистра 18 - состояние 1 (сравнение разрешено только в режиме считывания во втором полупериоде тактового сигнала).После окончания режима самоконтроля отключается питание от отработавших блоков самоконтроля. Отключение питания обеспечивается при переключении триггера-защелки 15 в состояние 1 (состояние О 20 25 30 35 40 45 50 55 2на инверсном выходе). Такая организация отключения питания обеспечивает в режиме внешних обращений прохождение через элементы ИЛИ 12 и 13 и первый коммутатор 8 сигналов с внешних входов устройства,Отключение питания от схем самоконтроля происходит не только по завершению самоконтроля (сигнал с выхода генератора тактовой последовательности). Если накопитель полностью исправен, то при присоединении выхода 22 к шине питания также происходит отключение схем самоконтроля, и самоконтроль вообще не производится (такое отключение целесообразно проводить и при неисправности блоков самоконтроля). Оперативное запоминающее устройство с самоконтролем, содержащее основной и дополнительный адресные накопители, информационные входы-выходы которых подключены к выходам-входам основных и дополнительных усилителей, первый дешифратор, входы которого соединены с выходами первой группы первого коммутатора, информационные входы первой группы которого являются адресными входами устройства, а выходы второй группы подключены к входам второго дешифратора и к информационным входам ассоциативного накопителя, управляющий вход которого соединен с выходом блока сравнения и с входом сдвигового регистра, выход которого является выходом отбраковки устройства, первый и второй элементы ИЛИ, одни входы которых являются соответственно информационным входом и входом записи-считывания устройства, выходы второго дешифратора подключены к входам выборки основных усилителей, информационный выход которых и информационный выход дополнительных усилителей соединены с информационными входами второго коммутатора, генератор тактовых импульсов, выход которого подключен к тактовому входу генератора тестовой последовательности, адресные выходы которого соединены с информационными входами второй группы первого коммутатора, отличающееся тем, что, с целью снижения потребляемой мощности в режиме внешних обращений, в устройство введены третий и четвертый элементы ИЛИ, триггер-зашелка и элемент И, причем информационный и управляющий выходы генератора тестовой последовательности соединены с вторыми входами первого и второго элементов ИЛИ, выход переполнения подключен к первому входу четвертого элемента ИЛИ, а вход питания соединен с одноименными входами генератора тактовых импульсов, четвертого элемента ИЛИ, элемента И,1317485 Составитель О. ИсаевРедактор Н. Горват Техред И. Верес Корректор И. ЭрдейиЗаказ 2296/46 Тираж 589 ПодписноеВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж - 35, Раушская наб., д. 4,5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 блока сравнения и с одним выходом триггера-защелки, другой выход которого подключен к управляюшему входу первого коммутатора, а вход соединен с выходом четвертого элемента ИЛИ, второй вход которого является входом отключения самоконтроля устройства, выход первого элемента ИЛИ подключен к информационным входам основных и дополнительных усилителей и к второму входу блока сравнения, выход второго элемента ИЛИ соединен с входами записи-считывания основных и дополнительных усилителей и с первым входом элемента И, второй вход которого подключен к выходу генератора тактовых импульсов, а выход соединен с третьим входом блока сравнения, первый вход которого подключен к выходу второго коммутатора и является информационным выходом устройства, адресные входы основного и дополнительного адресных накопителей соединены с выходами первого дешифратора, выходы ассоциативного накопителя подключены к входам третьего элемента ИЛИ, выход которого соединен с управляющим входом второго коммутатора.