Матричный вычислитель

ОЮЗ СОВЕТСКИХ ЦИАЛИСТИЧЕСНИ 3791 РЕСПУБЛИ 15/347 7 54 РЕТЕНИЯ и видаество то льталок бло- еретствующих слблоках 4, 3 позволяОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬ 1 ТИИ(71) Институт проблем моделированияв энергетике АН УССР и Львовский политехнический институт им. Ленинского комсомола(56) Стасюк А.И, Организация быстродействующих вычислителей на основе обратных разрядных операторов,Киев, 1983 (Препринт/АН УССР. Ин-тэлектродинамики, Р 326).Стасюк А,И, Однородные многофунк;циональные матричные процессоры.Киев, 1983, с, 47-50, рис, 16,(Препринт/АН УССР, Ин-т электродинамики, У 351),(54) МАТРИЧНЫЙ ВЬЧИСЛИТЕЛ (57) Изобретение относитс ти вычислительной техники ет вычислять значения функци1,С =ам, х; у, где тп - количаргументов х, и У . Матричный вычислитель содержит и разрядных вычислителей, каждый из которых сос ит из блока 1 формирования резу та, многовходовой сумматор 2, б 3 вычитателей и первый и второй ки 4 и 5 сумматоров. Блок 1 сод жнт сумматор и два сумматора по модулю два для анализа знаковых разрядов слагаемых. На выходе одного из сумматоров по модулю два формируется значение соответствующего разряда результата. Блок 3 содержит в+1 вычитателей. Блоки 4 и 5 - по н сум матаров. Аргументы х поступают с соответствующими разрядными сдвигами на входы блоков 4 и 5. Разрядные срезы аргументов у поступают на вхо ды стробировяния соотв а гаемых и вычитаемых всоотг,етствующего разрядного вычислителя. 4 ил.ющий собой разрядноеизображение числа а;- матрица бинарных элементов, сос- тавленная ментов,составленная из одинаковых разрядныхр 1 векторовй=1вектор бинарных элементов, составленный из х-х компонентов разрядного векточра Ы;вектор бинарных элементов, составленныи из 1+1-х кома,н Ч +1Ф 1 у,1 уу 2 уз"л ху,(3)1283791Изобретение относится к вычислительной технике и может быть использовано в качестве спецпроцессора в комплексе с циАровой вычислительной машиной для увеличения автоматическо го управления быстропротекающими процессорами или динамическими объектами еЦель изобретения - расширение класса решаемых задач эа счет вычис О аления Функции видах у.;где ш - количество аргументов х; иу,. 15На Аиг. 1 приведена Аункциональнаясхема матричного вычислителя при ш == 3. и и =3, где п - разрядность"аргументов; на Фиг. 2 - 4 - Аункциональные схемы блока Аормирования ре,зультата, блока сумматоров и блокавычитателей соответственно,Матричный вычислитель содержити разрядных вычислителей, каждыйиэ которых содержит блок 1 Формирования результата, многовходовой сумматор 2, блок 3 вычитателейпервыйи второй блоки 4 и 5 сумматоров. Навходы б - 8 матричного вычислителяподаются аргументы х - х соответ3ственно, на входы 9 - 11 - соответственно -е разрядные среза аргумен тов у -у х=1 п нр вход 12 -аргумент, на выходах 1 3 Аормируются -е разряды Аункции Ф, 35Блок 1 Аормирования результатасодержит сумматор 14 и сумматоры 15по модулю два.Первый и второи блоки 4 и 5 сумматоров содержит по ш сумматоров 16. 40Блок 3 вычитателей содержит и+1вычитателей 17,Работа матричного вычислителя длявычисления зависимости вида осуществляется следующим образ ом.Представим выражение (1) в разрядной 50Форме 13 какч -(1+1) и а 1) а)а= .2 ху 4 +с 1 а1 с 1где а =-(а ,а , ,а ) - разрядныйвектор,представля- . из разрядныхчвекторов х, ==(. хх 1И у" =1 уу1 - матрица бинарных элеразрядных векторов, Формируемых как у4, )-ачад:Ь" с с - матрица бинарных элементов,составленная иэ понентов разрядных векторров у.,Вычислительный процесс определения значения -го разряда неизвест/ного А организуем как решение -го разрядного уравнения следующим образом. Значение первого разряда К определим как решение первого разряд" ного уравнения видаными входами этого блока, первые входы первого и второго сумматоров по модулю два соединены со знаковыми разрядами входов первого и второго слагаемого сумматора блока Формирования результата соответственно,второй вход второго сумматора помодулю два соединен с первым входом первого сумматора по модулю два, второй вход которого соединен с выходом знакового разряда сумматора, выход которого является выходом промежуточного результата блока Формирования результата, выходы результата и управления операцией которого соединены с выходами первого и второго сумматоров по модулю два соответственно, выход второго сумматора по модулю два подключен к входу управления знаком второго слагаемого сумматора, вход аргумента х матричного вычислителя соединен со сдвигом на 2 разрядов. в сторону младших разрядов (хп) с входом первого слагаемого 1-го сумматора первого блока сумматоров 1-го разрядного вычислителя и со сдвигом 2.+1 разрядов в сторону младших разрядов со входом первого слагаемого 1-го сумматора второго блока сумматоров -го разрядного вычислителя, входы вторых слагаемых 1-х сумматоров первого и второго блоков сумматоров первого разрядного вычислителя подключены к входу логического нуля матричного вычислителя, выход 1-го сумматора первого блока сумматоров -го разрядного вычислителя подключен к входу 1-го слагаемого многовходового сумматора .-го разряд ного вычислителя и со сдвигом на , один разряд в стороу младших разрядов к входу второго слагаемого 1-го сумматора первого блока сумматоров х+1-го разрядного вычислителя, вход стробирования первого слагаемого 1-г сумматора первого блока сумматоров 1-го разрядного вычислителя соединен с входом 1-го разряда -го разрядног среза аргументов у, выход Е-го вычитателя Ь=2. ,н) блока вычитателей пбдключен к входу уменьшаемого 1+1-го вычитателя этого же блока,выход ш+1-го вычитателя блока вычитателей 1-го разрядного вычислителяподключен к входу первого слагаемого блока формирования результата1+1-го разрядного вычислителя, входпервого слагаемого блока формирования результата первого разрядноговычислителя является входом аргумента а матричного вычислителя, выходмногоразряэдного сумматора -го разрядного вычислителя подключен к входу второго слагаемого блока Формирования результата и к входу вычитаемого ш+1-го вычитателя блока вычитателей -го разрядного вычислителя,выход промежуточного результата блока формирования результата -го разрядного вычислителя подключен к входу уменьшаемого первого вычитателя блока вычитателей -го разрядного вычислителя, выход результата блокаформирования результата х-го разрядного вычислителя является одноименным выходом 3.-го разрядного вычислителя и выходом .-го разряда значенияфункции с матричного вычислителяи соединен с входами стробированияпервого слагаемого всех сумматороввторого блока сумматоров -го разрядного вычислителя, выход 1-го сумматора второго блока сумматоров -горазрядного вычислителя подключен квходу вычитаемого 1-го вычитателяблока вычптателей .-го разрядноговычислителя и со сдвигом на один разряд в сторону младших разрядов к входу второго слагаемого 1-го сумматоравторого блока сумматоров 1.+1-го разрядного вычислителя, вход стробирования уменьшаемого 1-го вычитателяблока вычитателей 1-го разрядноговычислителя соединен с входом 1-го,разряда +1-го разрядного среза аргументов у, выходы результата и управления операцией блока формированиярезультата з.-го разрядного вычислителя соединены с первым и вторым входами стробирования вычитаемого ш+1-го 50. вычитателя блока вычитателей -го разрядного вычислителя.Тираж 670 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д, 4/5