Устройство для деления двоичных чисел с фиксированной запятой

(1) 54,69 Саюв Советских Социалистических Ресоублик(22) Заявлено 07,03,7 авт. свид-ву 1) Ч.Кт 2 606 г 7 06158/18 с присоедцнецем заявкс 23) Приоритет сударствоиььц комитет вета Министроз СССР(088.8) Опубликовано 30.04.7Дата опуо:шкованця сстснь Ъ 0 оо делам изойветеиий и открытий, сац 1 Авторизобретенит Ю.Л,Бе 71) Заявитель СТРОИСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЫХ ЧИСЕЛ С ФИКСИРОВАННОЙ ЗАПЯТОЙ 5 Изобретение относится к области вычислительной техники и предназначено для деления двоичных чисел с фиксированной загятой, задаиных параллельными кодами.Известно устроиство для делесия двоичиычисел с фиксированной запятой, содержащее параллельцый сумматор с и старшими и л - 1 младшими разрядами, и-разрядные сумматоры частного и делителя, Шины прямого кода делимого соедипены с входами параллельного 1 сумматора и блока формировапия знака, шипы обратного кода делителя - с входамц сумматора делителя и блока формцроваиия знака, шина запуска - с входом блока сдвига делителя и через первый элемент задерж ки с входами первого и второго элементов И, другие входы которы.с связаны с выходами первого триггера, Выход генератора импульсов подкспочен к входам третьего и четвертого элементов И, другие входы которых 2 соединены с выходамц второго и третс"о триггеров соответственно, вь;ходы счетчка -- к ггходсьм первого и второгоешцфраторов. Кроме того, устройство вклсочаст г себ:-. блок управления, блок разрешения сдвига, второй 2 и третий элементы задержки, пят .:".мент И.Цель изобретения - повышение бь;с;,о;,",: -ствця устройства для делеил чц;ел с српс- рова цой запятойоЭто достигается за счет того, что входы старших разрядов параллельного сумматора соедииены с выходами блока управления, блока разрешения сдвига, блока сдвига делителя, первого триггера и второго элемента задержки, входы младших разрядов параллельного сумматора - с выходами блока сдвига делителя, блока разрешения сдвига, старших разрядов параллельного сумматора, первого ц второго элементов И. Входы блока сдвига делителя связаны с выходамц блока управления и сумматора делителя, выход последнего - с входом блока управления и входом блока разрешения сдвига, выходы которого соедицены со входами сумматора делителя, счетчика, с единичным входосм второго ц с нулевым входом третьего триггеров, единцчцый вход третьего триггера - с выхо сами первого ц второго элементов И. Выход последнего подклгочеи к входу второго элемента задержки, нулевой вход второго триггера - к выходу блока управления, соединенному через третий элемент задержки с входом пято: о элемента И, выход старших разрядов параллельного сумматора через пятый элемент И - к входу сумматора частного, с другим входом которого соедцпен выход блока сдвига делителя. Выходы третьего и четвертого элементов И подсоедицены к вхоам первого и второго дешцфраторов соответствеццо, входы счетчика - к выходам третьего и четвертого элементов И, выходы пер 512469вого и второго дешифраторов - к входам,блоков управления и разрешения сдвига соответственно. Вход первого триггера соединенс выходом младших разрядов параллельногосумматора, нулевой вход первого триггера -с выходами первого и второго элементов И.Предложенное устройство реализует следующий алгоритм деления двоичных чисел сфиксированной запятой.Берутся два и разрядных двоичных числа:делимое Л, делитель В.1. Делимое Л сравнивается с делителем В.а) А(В, то устанавливается прямой кодделимого Л, справа от которого приписывается ц нулевых разрядов. Проводятся нормализация влево значения делителя В и соответствующий этой нормализации сдвиг влевона 1 г разрядов значения делимого Л.б) Если Л)В, то берется прямой код делимого А, слева от которого приписывается инулевых разрядов. ОсуществляОтея нормализация влево значения делителя В и соответствующий этой нормализации сдвиг влево наЙ разрядов значения делимого Л.2, Запоминается первый старший значащийразряд делимого Л в аналогичном 1-м разрде частного, на его месте записывается нуль,а к полученному числу приоавляется чнс.ю,на единицу большее ооратного кода нормализованного значения делителя, сдвинутого влево на число разрядов, на единицу меньшее номера позиции, которую занимала первая старшая значащая цифра в делимом, считая с(а+1) -го разряда числа.3. Запоминается очередной старший значащий разряд вновь образованного числа, прибавляется к аналогичному 1-му разряду частного а на его месте записывается нс ль, и кполученному числу прибавляется число, наединицу большее обратного кода нормализованного значения делителя, сдвинутого влевона число разрядов, на единицу меньшее номера позиции, которую занимала старшая значащая цифра вновь образованного числа, считая с его (и+1) -го разряда.4, Проводятся операции, аналогичые ;1 редыдущей, до появления нулей в т старшихразрядах числа. При этом к п младшим разрядам числа прибавляется число, на единицубольшее обратного кода нормализованногозначения делителя. В случае появления в(п+ )-м разряде числа единицы, она прибавляется к младшему разряду частного.На этом операция деления чисел закянчивается.Пусть,например, даны делимоеА = 0,000100111000000,делитель В=0,000000000110001. А)В, в соответствии с п. 1, б алгоритма имеем: 0,000000000000000 000100111000000, проводим нормализацию влево делителя В и соответствующий ей сдвиг влево делимого:0,000000000100111 0000000000000000110001000000000Далее ООразуем число С, которое на ед 1 Нп цу оольше ооратного кода нормализованого значения делителя: С=0,001111000000000. Выполняем п. 2 алгоритма 5 О,ООООООООО 1001 П ОООООООООООООООООП 1 1 ООООООООО (форм:Рованечастного) ОООООООООООООП 1 О 1 ОООООООООООООО О,ООООООООО 100000Выполняем пп. 3 и 4 алгоритма, до появления нулей в а=15 старших разрядах числа О,ОООООООООООП 1 О 1 ОООООООООООООО О,ООООООООО 1 ООООО + 1 П 1000000000 15 0 000000000001000 ОП 000000000000 0,0000000001010001 1 П 000000000 л.О,ООООООООООООО 10 О 1 ООООООООООООО О,ОООООООООПООООппоооооооооо + 20О,ООООООООООООООО 1 ОП 1 ОООООООООО О,ОООООООООПОО 1 ОВ а=15 старших разрядах числа содержатся нули, поэтому к и=-15 младшим разрядамчисла прибавляем число С25 О,ООООООООООООООО 1 ОП 1 ООООООООООппооооооооо Оаор.,иРован,е частного) О,ООООО 1 ООООООООО ООООООООООООООО О,ООООООООООООООО 50 + 1 ОООООО ОООООО+ 001 ОООООООООООО О,ООООО 1001001001 1 ОООООООООООО О,ООООООООООООООО 01 ООООООООООООО65 Результат деления: 0,000001001001001. О,ОООООООООООООО 1 П 1 О 1 ОООООООООТак как в шестнадцатом разряде числа еди ница отсутствует, то значение частного, равное 0,0000000001100 О, остается цензенных.Пусть теперь даны делимоеЛ =- 0,000000010000000 иделитель В = 0,001110000000000, 35 Поскольку .1(В, в соответств 1 ш с и. 1. иалгоритма, имеем 0,000000010000000000000000000000, проводим нормализациювлево делителя В и соответствующий ей сдвигвлево делимогоО,ООООО 1 ООООООООО ОООООООООООООООО,П 10 ОООООООООООДалее образгем числоС == 0,001000000000000.45 Проводим операцию деления, зынол;яя последую 1 цне ну.кты алгоритмаСхема усгройства пре;ставлена ия 5 сргежг Устройство содержи парялле,ьиый сумматор 1, содержащий и старших и и - ,1 младших разрядов, сумматор 2 делителя (иа и разрядов), сумматор 3 частного (иа и. разрядов), олок 4 сдвига делителя, блок 5 формирования знака, счетчик 6, дешифраторы 7 и 8, генератор 9 импульсов, триггеры 10, 11 и 12, блок 13 управления, служащий для считывания обратного кода делителя и занесения единицы в сумматор частного, блок 14 разрешения сдвига, используемый для сдвига делимого и делителя в соответствующих сумматорах, элементы И 15 - 19, элементы 20, 21, 22 задержки, вход 23 запуска, входы 24 делимого, входы 25 делителя.Работает устройство следующим образом.Значения прямого кода делимого с входов 24 подается па параллельный сумматор 1, одновременно на старшие и младшие разряды сумматора, а значение прямого и обратного кода делителя - с входов 25 на сумматор 2 делителя.Импульс запуска устройства с входа 23 поступает на блок 4 сдвига делителя, считывая несдвииутое значение обратного кода делителя в сумматор 1. Таким образом, проводится вычитание из значения делимого значения делителя, т. е. анализ величин делимого и делителя.Если делимое больше делителя, то триггер 12 устанавливается в единичное состояние, тем самым позволяя импульсу запуска, задержанному на элементе 21 (на время вычитания чисел), пройти через элемент И 16 и через элемент 22. Этот импульс разрешает считывание значения делимого из старших разрядоз сумматора 1 на младшие разряды сумматора, причем считывание проводится на триггеры младших разрядов сумматора, начиная совторого.Перед считыванием импульс с выхода элемента И 16 устанавливает в нуль триггеры младших разрядов сумматора 1 и триггер 12, входящий в состав младших разрядов сумматора 1. Одновременно импульс с выхода элемента И 16 поступает иа установку в единичное состояние триггера 10, который разрешает прохождение импульсов с генератора 9 через элемент И 15 иа счетчик 6 и дешифратор 7. С дешифратора 7 импульсы сдвига подаются иа блок 14 разрешения сдвига. Этот блок состоит из двух элементов И, управляемых со старшего (и-го) триггера сумматора 2 делителя. Блок 14 разрешает 55 рохождение импульсов сдвига через первый элемент И, в соответствии с алгоритмом деления, иа сдвиг делимого и делителя, в случае единичного состояния и-го триггера сумматора 2 делителя.При установке и-го триггера сумматора 2 в нулевое состояние, очередной импульс сдвига через другой элемент И устанавливает в нуль триггер 10, прибавляет единицу в младший разряд сумматора делителя и устаиавли 5 10 15 20 25 30 35 40 45 50 60 65 И 5 Е Н И,Ь СЧЕч 55 К ; ОДИОВРЕМЕИИО ЭТГ 5 КЕ 3 ми, ьс иереОди Г в единичное сост 055 иие триггер 11, который разрешает прохождение через элемент И 18 импульсов с генератора 9 через элемент И ия счетчик 6 и дешифратор 8.С леши 1)рят 01 я 8 имиу.5 ьсы, период которых равен времени одного сложешгя чисел и :1 моя 50 ре 1, посттпя 50 т ия вход б.Ока 13 правления для счигызаиия кода с сумматора 2 делителя и для занесения единиц в сумматор 3 частного.Блок 13 управления работает так, что импульс деления, последовательно проходя через элементы И сквозного переноса, управляемые с единичных плеч триггеров старших разрядов сумматора 1, отыскивает первый находящийся в единичном состоянии триггер старших разрядов сумматора, перебрасывает его в нулевое состояние и поступает с выходной шины блока управления, соответствующей перебрясываемому триггеру, на вход олока 4 сдвига делителя и на вход соответствующего.г-го разряда сумматора 3 частного.В блоке 4 сдвига делителя импульс считывает в сумматор 1 (для сложения) числа, иа единицу большие значения обратного кода делителя, сдвинутого влево на единицу меньшего номера позици;г, которую занимали старшие значащие цифры в старших разрядах сумматора 1.Сдвиг в блоке сдвига делителя осуществляется за счет соответствующей коммутации по. тенци альных выходов триггеров сумматора делителя с импульс;ыми выходными шинами блока управления в соответствии с изложенным алгоритмом деления чисел.Следующий зя первым импульс с дешифратора 8 проводит аналогичные действия. Указанные операции выполняются до тех пор, пока не будут уста.овлены в нулевое состояние все триггеры старших разрядов сумматора 1. При этом очередой импульс с выхода дешифратора 8, пройдя сквозным переносом через элемент И блоха управления, поступает в блок сдвига делителя для считывания (в младшие разряды сум.,5 атора 1) числа, которое ия единицу больше обратного кода делителя, я также переводит в нулевое состояние триггер 11.В том случае, если в младшем разряде из старших разрядов сумматора 1 появляется единица, то этим же импульсом, через элемент 20 задержки и элемент И 19 (управляемый по потенциальному входу с младшего разряда старших разрядов сумматора 1), эта единица заносится в младший разряд сумматора 3 частного.Знак частного Образуется в блоке 5 формирования знака. 1-1 а этом процесс деления шсел заканчивается.В случае, если делимое меньше делителя, то импульс запуска, пройдя через элемент И 17, управляемый с единичного плеча триггера 12, устанавливает в пулевое состоя512469 ИЗЛ.,м 1287 каз 1523 ж ЦНИИПр пино ппографпя, пр. Сал попа ние триггеры младших разрядов сумматора 1 и в единичное состояние триггер 10, Далее процесс деления проводится аналогично.Таким образом, время выполнения операции деления двоичных чисел с фиксированной запятой является плавающим и зависит от абсолютных величин чисел, участвующих в операции. Формула изобретения Устройство для деления двоичных чисел с фиксированной запятой, содержащее параллельный сумматор с и старшими и и - 1 младшими разрядами, и-разрядные сумматоры частного и делителя, шины прямого кода делимого соединены с входами параллельного сумматора и блока формирования знака, шины обратного кода делителя соединены с входами сумматора делителя и блока формирования знака, шина запуска соединена с входом блока сдвига делителя и через первый элемент задержки с входами первого и второго элементов И, другие входы которых .соединены с выходами первого триггера, выход тенератора импульсов соединен с входами третьего и четвертого элементов И, другие входы которых соединены с выходами второго и третьего триггеров соответственно, выходы счетчика соединены с входами первогО и второго дешифраторов, блок управления, блок разрешения сдвига, второй и третий элементы задержки, пятый элемент И, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия, входы старших разрядов параллельного сумматора соединены с выходами блока управления, блока разрешения сдвига,блока сдвига делителя, первого триггера и второго элемента задержки, входы младших разрядов параллельного сумматора соединены с выходами блока сдвига делителя, блока 5 разрешения сдвига, старших разрядов параллельного сумматора, первого и второго элементов И, входы блока сдвига делителя соединены с выходами блока управления и сумматора делителя, выход 10 последнего соединен с входами блокауправления и блока разрешения сдвига, выходы которого соединены с входами сумматора делителя, счетчика, с единичным входом второго и с нулевым входом третьего 15 триггеров, единичный вход третьего триггерасоединен с выходами первого и второго элементов И, выход последнего соединен с входом второго элемента задержки, нулевой вход второго триггера соединен с выходом блока 20 управления, соединенным через третий элемент задержки с входом пятого элемента И, выход старших разрядов параллельного сумматора соединен через пятый элемент И с входом сумматора частного, с 25 другим входом которого соединен выход блока сдвига делителя, выходы третьего и четвертого элементов И соединены с входами первого и второго дешифраторов соответственно, входы счетчика соединены с выхо дами третьего и четвертого элементов И,выходы первого и второго дешифраторов соединены с входами блоков управления и разрешения сдвига соответственно, вход первого триггера соединен с выходом младших разря дов параллельного сумматора, нулевой входпервого триггера соединен с выходами первого и второго элементов И.ГФ