Устройство для обработки данных

(зц 5 6 06 Г Т И итут сис- ском ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Научно-исследовательский инсмногопроцессорных вычислительныхтем при Таганрогском радиотехничинституте им. В.Д.Калмыкова(56) Авторское свидетельство СССРМ 1287146, кл, 6 06 Г 7/39, 1985.Авторское свидетельство СССРМ 1280611, кл. 6 06 Г 7/38, 1984.Авторское свидетельство СССРМ 1456949, кл. 6 06 Р 7/38, 1987. Изобретение относится к вычислительной технике и может быть использовано в вычислительных машинах и системах.Известно устройство для суммирования нескольких последовательно поступающих чисел, содержащее два регистра, счетчик, оперативное запоминающее устройство, вычитатель, накапливающий сумматор и формирователь импульсов, в котором производится накопление результата суммирования.Недостатком устройства является его сложность и отсутствие логических операций,Известно арифметическое устройство,содержащее регистры операндов, вспомогательные регистры, основной и байтовыйсумматоры, коммутаторы и регистры сумматоров,Недостатком данного АУ является егосложность и отсутствие операций накопления при суммировании нескольких чисел,(54) УСТРОИСТВО ДЛЯ ОБРАБОТКИ ДАННЫХ(57) Изобретение относится к вычислительной технике и может быть использовано в вычислител ьн ых устройствах и системах. Целью изобретения является, сокращение аппарэтурных затрат. Устройство для обработки данных содержит регистр первого операнда, регистр второго операнда, входной коммутатор, коммутатор операндов, промежуточный регистр, арифметико-логический блок, первый и второй коммутаторы результата, счетчик, первый и второй регистры сдвига, коммутатор переноса, триггер признака, дешифратор команд и выходной коммутатор. 3 ил 1 табл. Наиболее близким к предлагаемому является вычислительное .устройство, содержащее регистры первого и второго операндов, регистр состояйия, счетчик циклов, блок регистров общего назначения, регистр информации, регистр данных, арифметико-логический блок, сдвигатель, входной коммутатор второго операнда, коммутаторы первого и второго операндов, блок микропрограммного управлений, две схемы сравнения с нулем; схему сравнения, дешифратор разрядов множителя, коммутатор данных и коммутатор информации, коммутатор признаков, регистр признаков и схему сравнения с константой, причем выходы коммутаторов первого и второго операндов соединены с соответствующими информационными входами арифметикологического блока, выход результата которого соединен с входом первой схемы сравнения с нулем, выход которого соединен с первым входом условия перехода блока микропрограммного управления, вход начального адреса и тактовый вход которого соединены соответственно с входом запуска и тактовым входом устройства, информационная шина которого соединена с первым информационным входом входного коммутатора второго операнда и с выходом регистра информации, выходы регистра состояния и регистра первого операнда соединены соответственно с первым и вторым информационными входами сдвигателя, выход входного коммутатора второго операнда соединен с информационным входом регистра второго. операнда, выход которого соединен с информационным входом коммутатора второго операнда, выход регистра первого операнда соединен с информационным входом коммутатора первого операнда, выходы двух младших разрядов регистра данных соединены соответственно с входами разрядов дешифратора разрядов множителя, выход счетчика циклов соединен с входом второй схемы сравнения с нулем, выход которой соединен с входом условия перехода блока микропрограммного управления, третий вход условия перехода которого соединен с выходом схемы сравнения, первый вход которой соединен с четвертым входом условия перехода блока микропрограммного управления и с выходом старшего разряда регистра второго операнда, выход коммутатора данных соединен с информационным входом регистра данных, выходы с первого по тридцатый блока микропрограммного управления соединены соответственно с входом разрешения приема регистра состояния, с входом разрешения приема, адресными входами с первого по четвертый и с входом разрешения чтения блока регистров общего назначения, с входами разрешения приема и чтения регистра информации,.с управляющим входом входного коммутатора второго операнда, с входом разрешения приема регистра первого операнда, с входом разрешения приема регистра второго операнда, с управляющим входом коммутатора первого операнда, с управляющим входом коммутатора второго операнда, с первым и вторым входами управления функциями сдвигателя, с входами разрешения чтения сдвигателя и арифметико-логического блока, с входами с первого по пятый вида операции арифметико-логического блока, с управляющим входом разрешения приема . дешифратора разрядов множителя, с входом разрешения приема регистра данных, с первым и вторым управляющими входами коммутатора информации, с входом разре шения приема, суммирующим и вычитающим входами счетчика циклов, выходы блока регистров общего назначения, регистра информации и коммутатора информации объединены и соединены с информационным входом регистра первого операнда, с третьим информационным входом сдвигателя, выход регистра информации соединен с вторым информационным входом входно 10 15 го коммутатора второго операнда, информационная шина устройства соединена с первым информационным входом регистра информации. выход сдвигателя и выход результата арифметико-логического блока объединены и соединены с информационными входами регистра состояния, блока регистров общего назначения и счетчика циклов, с вторым информационным входом регистра информации, с первыми информа 20 ционными входами коммутатора данных соединен с вторыми информационными входами коммутатора данных и коммутатора информации, третий информационный вход которого соединен с выходом первой схемы сравнения с нулем, выходы дешифратора разрядов множителя и схемы сравнения с константой соединены соответственно с пятым и шестым входами условия перехода блока микропрограммного управления, седьмой вход условия перехода которого соединен с вторым входом схемы сравнения, с первым входом схемы сравнения с константой, с первым информационным входом коммутатора признаков и с выходом 25 30 младшего разряда регистра данных, выход первой схемы сравнения с нулем соединен с вторым информационным входом коммутатора признаков, выход которого соединен с информационным входом регистра признаков, выход которого соединен с восьмым входом условия перехода блока микропрограммного управления, выходы второго и третьего разрядов регистра признаков соединены с вторым входом схемы сравнения 40 с константой, третий вход которой соединен с выходом старшего разряда регистра второго операнда, выход переноса арифметико-логического блока соединен с третьим информационным входом коммутатора даншестой информационные входы которого соединены соответственно с выходами младшего и двух старших разрядов регистра первого операнда, выходы с тридцать первого по тридцать шестой блока микропрограммного управления соединены соответственно с входом начальной установки регистра признаков, с первым и вторым управляющими входами коммутатора приэна 55 50 ных и с третьим информационным входом коммутатора признаков, четвертый, пятый иков, с входами разрешения приема нулевого, первого, второго и третьего разрядов регистра признаков.Целью изобретения является сокращение аппаратурных затрат.Поставленная цель достигается тем, что в устройство для обработки данных, содержащее регистр первого операнда, регистр второго операнда, входной коммутатор, коммутатор операндов, промежуточный регистр, арифметико-логический блок, первый и второй коммутаторы результата, счетчик, первый регистр сдвига, коммутатор переноса, триггер признака и дешифратор команд, причем входы первого и второго операндов устройства соединены соответственно с первым и вторым информационными входами входного коммутатора, выход которого соединен с информационным входом регистра второго операнда, выход которого сое динен с первым информационным входом коммутатора операндов, вход задания вида операции устройства соединен с первым информационным входом дешифратора команд, тактовый вход устройства соединен с 2 входами разрешения записи регистра первого операнда, регистра второго операнда, первого регистра сдвига, триггера признака, промежуточного регистра и с тактовым входом дешифратора команд, выход результата арифметико-логического блока соединен с первым информационным входом первого коммутатора результата, выход регистра первого операнда соединен с первым информационным входом второго 3 коммутатора результата, с первого по девятый выходы дешифратора команд соединены соответственно со входами разрешения записи и разрешения счета счетчика, с управляющими входами входного коммутато ра и коммутатора операндов, с входом задания вида операции арифметико-логического блока, с управляющими входами первого коммутатора результата, второго коммутатора результата и коммутатора пе реноса, с входом задания режима первого регистра сдвига, введены второй регистр сдвига и выходной коммутатор, причем вход второго операнда устройства соединен с вторым информационным входом коммута тора операндов, третий информационный вход которого соединен с выходом регистра первого операнда и с информационным входом счетчика, выход которого соединен с вторым информационным входом второго 5 коммутатора резульата, выход которого соединен с параллельным информационным входом второго регистра сдвига, выходы младшего и старшего разрядов которого соединены соответственно с первым и вторым информационными входами коммутаторапереноса, третий информационный вход ивыход которого соединены соответственнос входом переноса устройства и с входом5 переноса арифметико-логического блока,выход знака которого соединен с вторыминформационным входом дешифратора команд и с информационным входом триггерапризнака, выход которого является выходом10 признака устройства, выход результата которого соединен с выходом выходного коммутатора, первый информационный входкоторого соединен с выходом первого регистра сдвига, параллельный информацион 15 ный вход которого соединен с выходомпервого коммутатора результата, второй информационный вход которого соединен спервым информационным входом арифметико-логического блока, с четвертым инфор 0 мационным входом коммутатора операндови с выходом промежуточного регистра, информационный вход которого соединен свыходом коммутатора операндов, пятый информационный вход которого соединен с5 выходом результата арифметико-логического блока, второй информационный вход которого соединен с третьим информационнымвходом первого коммутатора результата и свыходом регистра второго операнда, выход0 переноса арифметика-логического блока соединен с счетным входом счетчика, с последовательным информационным входом второгорегистра сдвига и является выходом переноса устройства, выходы разрядов второго5 регистра сдвига соединены с соответствующими разрядами второго информационноговхода выходного коммутатора, выход входного коммутатора соединен с информационным входом регистра первого операнда,0 выход младшего разрядавторого регистрасдвига соединен с последовательным информационным входом первого регистрасдвига, тактовый вход устройства соединенс тактовым входом второго регистра сдвига,5 с десятого по тринадцатый выходы дешифратора команд соединены соответственносо входом установки в "0" регистра второгооперанда, с входом обнуления. счетчика, суправляющим входом выходного коммута 0 тора и с входом задания режима второгорегистра сдвига,На фиг.1 приведена структурная схемаАУ; на фиг,2 - функциональная схема дешифратора команд; на фиг,З - временные5 диаграммы работы устройства.Устройство для обработки данных содержит входные шины 1 и 2 первого и второго операндов, входной коммутатор 3,регистры 4 и 5 первого и второго операндов,коммутатор 6 операндов, промежуточныйрегистр 7, арифметико-логический блок 8, первый коммутатор 9 результата, счетчик 10, второй регистр 11 сдвига, выход 12 переноса устройства, вход 13 переноса устройства, коммутатор 14 переноса, второй коммутатор 15 результата, дешифратор 16команд, триггер 17 признака, выходы признака 18 и результата 19 устройства, выходной коммутатор 20, первый регистр 21 сдвига, вход 22 задания вида операции устройства, тактовый вход 23 устройства,Входные шины 1 и 2 первого и второго операнда устройства соединены с информационными входами входого коммутатора 3, выход которого соединен с информационными входами регистров 4 и 5 первого и второго операнда, выходы которых соединены соответственно с третьим и первым информационными входами коммутатора 6 операндов, выход которого соединен с информационным входом промежуточного регистра 7, выход которого подключен к первому информационному входу арифметика-логического блока 8, к второму информационному входу первого коммутатора 9 результата и к четвертому информационному входу коммутатора 6 операндов, второй информационный вход которого соединен с входом 2 второго операнда устройства, пятый информационный вход соединен с выходом результата арифметика-логического блока 8 и с первым информационным входом первого коммутатора 9 результата, третий информационный вход которого соединен с выходом регистра 5 второго операнда и с вторым информационным входом арифметико-логического блока 8, выход переноса которого подключен к счетному входу счетчика 10, к последовательному информационному входу второго регистра 11 сдвига и является выходом 12 переноса устройства, вход 13 переноса которого соединен с третьим информационным входом коммутатора 14 переноса, первый и второй информационные входы которого подключены к выходам соответственно младшего и старшего разрядов второго регистра 11 сдвига, информационный вход которого подключен к выходу второго коммутатора 15 результата, первый информационный вход которого соединен с выходом регистра 4 первого операнда и с информационным входом счетчика 10, выход которого соединен с вторым информационным входом второго коммутатора 15 результата.Выход коммутатора 14 переноса соединен с входом переноса арифметико-логического блока 8, выход знака которого соединен с вторым информационным входом дешифрэтора 16 команд и с информационным входом триггера 17 признака, выход которого является выходом 18 признака устройства, выход 19 результата которого 5 подключен к выходу выходного коммутатора 20, второй информационный вход которого соединен с выходами разрядов второго регистра 11 сдвига, первый информационный вход выходного коммутатора 20 под ключен к выходу первого регистра 21сдвига, информационный вход которого соединен с выходом первого коммутатора 9 результата, последовательный вход первого регистра 21 сдвига соединен с выходом 15 младшего разряда второго регистра 11сдвига, вход задания вида операции устройства соединен с первым информационным входом дешифратора 16 команд, выходы которого с первого по тринадцатый соедине ны соответственно с входами разрешениязаписи и разрешения счета счетчика 10, с управляющими входами входного коммутатора 3 и коммутатора 6 операндов, с входом задания вида операции арифметика-логиче ского блока 8, с управляющими входами. первого и второго коммутаторов 9 и.15 результата, с управляющим входом коммутатора 14 переноса, с входом задания режима первого регистра 21 сдвига, с входом уста новки нуля регистра 5 второго операнда, свходом обнуления счетчика 10, с управляющим входом выходного коммутатора 20, с входом задания режима второго регистра 11 сдвига, Тактовый вход 23 устройства соеди нен с входами разрешения записи регистров 4 и 6 первого и второго операндов, первого и второго регистров 21 и 11 сдвига, промежуточного регистра 7 и с тактовым входом дешифратора 16 команд.40 Устройство работает как е режиме последовательного поступления операндов, так и в режиме одновременного их поступления. Режим работы и вид выполняемой операции задается кодом операции, кото рый подается в дешифратор 16 команд.В режиме последовательного поступления операндов на входы 1 или 2(е зависимости от кода операции) подаются последовательно один за другим первый (А или В 1) и второй 50 (А+1 или В+1) операнд параллельным 16-разрядным дополнительным кодом. Первый операнд через коммутатор 3 записывается в регистр 4 (по переднему фронту синхроимпульса), а второй операнд через коммутатор 55 3 заносится в регистр 5 (по заднему фронтуимпульса). Одновременно первый операнд через коммутатор 6 заносится в регистр 7, а результат предыдущего суммирования записывает в регистр 21 результата через коммутатор 9. Таким образом, на входы10 15 20 25 30 35 40 50 55 поступающего числа А больше вычисленного раньше максимума (в регистре 7), то в регистр 7 через коммутатор 6 заносится новое значение максимума (А), в счетчик 10 заносится адрес с выходов регистра 4, в регистр 21 через коммутатор 9 с выходов регистра 7 заносится значение предыдущего значения максимума, а в регистр 11 с выходов счетчика 10 заносится адрес предыдущего значения максимума. Если значение поступающего числа А меньше вычисленного ранее максимума (М) хранящегося в регистре 7, то в регистре 7 и в счетчике 10 сохраняются значение максимума и его. адрес, очередное число А 1 через коммутатор 9 заносится в регистр 21, а в регистр 11 заносится адрес числа с выходов регистра 4 через коммутатор 15. По окончании вычисления подается сигнал обнуления и значения максимума (с выходов регистра 7) и его адреса (с выходов счетчика 10) заносится в регистры 21 и 11 соответственно и выдаются через коммутатор 20 на выход 19 устройстваВ режиме накопления (положительных чисел) результат суммирования записывается в регистр 7, а значения переноса АЛБ 8 суммируются счетчиком 10, По окончании суммирования подается сигнал обнуления. При этом младшие разряды результата заносятся с выходов регистра 7 в регистр 21, а старшие разряды результата заносятся с выхода счетчика 10 в регистр 11 и по окончании сигнала обнуления регистры 21 и 11 начинают работать в режиме сдвига от старших разрядов к младшим, образуя один сдвиговый регистр (выход младшего разряда регистра 11 подключен к входу старшего разряда регистра 21); В каждом такте накопленная сумма сдвигается на один разряд и выдается на выход 19, Число сдвигов (усреднение результата) определяется внешними устройствами (например, моментом записи в ОЗУ).Если обнулить регистры 5 и 7 (через коммутатор 6), а на вход переноса АЛБ 8 (с выхода коммутатора 14) подать единицу, то устройство будет работать в режиме счетчика (16-разрядного), который обнуляется сигналом обнуления.Работа устройства поясняется временными диаграммами (фиг.З). Примерный код операций и выполняемые при этом функции приведены в таблице, а на фиг.2 приведена функциональная схема дешифратора 16 применительно к данному коду операций.Таким образом, предлагаемое устройство выполняет функции сравнения, накапливающего суммирования, счетчика, вычисления максимума, т.е. имеет широкие функциональные возможности с меньшими аппаратурными затратами.Формула изобретения Устройство для обработки данных, содержащее регистр первого операнда, регистр второго операнда, входной коммутатор, коммутатор операндов, промежуточ- . ный регистр, арифметика-логический блок, первый и второй коммутаторы результата, счетчик, первый регистр сдвига, коммутатор переноса, триггер признака и дешифратор команд, причем входы первого и второго операндов устройства соединены соответственно с первым и вторым информационными входами входного коммутатора, выход которого соединен с информационным входом регистра второго операнда, выход которого соединен с первым информационным входом коммутатора операндов, вход задания вида операции устройства соединен с. первым информационным входом дешифратора команд, тактовый вход устройства соединен с входами разрешения записи регистра первого операнда, регистра второго операнда, первого регистра сдвига, тригге-. ра признака, промежуточного регистра и с тактовым входом Дешифратора команд, выход результата арифметико-логического блока соединен с первым информационным входом первого коммутатора результата, выход регистра первого операнда соединен с первым информационным входом второго коммутатора результата, с первого по девятый выходы дешифратора команд соедине-. ны соответственно с входами разрешения записи и разрешения счета счетчика, с управляющими входами входного коммутатора и коммутатора операндов, с входом задания вида операции арифметико-логического блока, с управляющими входами первого коммутатора результата, второго коммутатора результата и коммутатора переноса, с входом задания режима первого регистра сдвига, отл ича ющееся тем, что, с целью сокращения аппаратурных затрат, оно содержит второй регистр сдвига и выходной коммутатор, причем вход второго операнда устройства соединен с вторым информационным входом коммутатора операндов, третий информационный вход которого соединен с выходом регистра первого операндаи с информационным входом счетчика, выход которого соединен с вторым информационным входом второго коммутатора результата, выход которого соединен с параллельным информационным входом второго регистра сдвига, выходы младшего и старшего разрядов которого соединены соответственно с первым и вторым инфор. мационными входами коммутатора перено1742813 14 са, третий информационный вход и выход которого соединены соответственно с входом переноса устройства и с входом переноса арифметико-логического блока, выход знака которого соединен с вторым инфор мационным входом дешифратора команд и с информационным входом триггера признака, выход которого является выходом признака устройства, выход результата ко- . торого соединен с выходом коммутатора ре зультата, первый информационный вход которого соединен с выходом первого регистра сдвига, параллельный информационный вход которого соединен с выходом первого коммутатора результата, второй ин формационный вход которого соединен с первым информационным входом арифметико-логического блока с четвертым информационным входом коммутатора операндов и с выходом промежуточного регистра, ин формационный вход которого соединен с выходом коммутатора операндов, пятый информационный вход которого соединен с выходом результата арифметико-логического блока, второй информационный вход ко КОП к Выполняемая нк ия К 4=К 5=0 К 4=1, К 5=0 К 4=0, К 5=1 К 4=К 5=1 1/И ХА Счетчик (16 р ) Ан.1 и адрес Макс (А 1)торого соединен с третьим информационным входом первого коммутатора результата и с выходом регистра второго операнда, выход переноса арифметико-логического блока соединен со счетным входом счетчика, с последовательным информационным входом второго регистра сдвига и является выходом переноса устройства, выходы разрядов второго регистра сдвига соединены с соответствующими разрядами второго информационного входа выходного коммутатора, выход входного коммутатора соединен с информационным входом регистра первого операнда, выход младшего разряда второго регистра сдвига соединен с последовательным информационным входом первого регистра сдвига, тактовый вход устройства соединен с тактовым входом второго регистра сдвига, с десятого по тринадцатый выходы дешифратора команд соединены соответственно с входом уставки в "О" регистра второго операнда, с, входом обнуления счетчика, с управляющим входом выходного коммутатора и с входом задания режима второго регистра сдвига.1742813 иЙ Ьжим Накапанная ( /уЕ 4) Цй,а):щ Реж о нению г,Оса орректор Л.Бескид Составитель В.ТелековТехред М.Моргентал ..Мотыль аказ 2286 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб., 4/5, ул.Гагарина, 101 дственно-издательский комбинат "Патент", г. Уж Про РЙ Р,Р 2 бсср Ц 24 о 2 Режи и орирмеяико -вогическик омраций