Устройство для извлечения квадратного корня

,БО 25 2 С 06 Р 7/5 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙп,ОПИСАНИЕ ИЗОБРЕТЕНИЯ ,;:.; АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Ордена Ленина институт кибернетики нм. В.М. Глушкова(54) УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ(57) Изобретение относится к облас-,ти вычислительной техники и позволяет сократить время итерационных вычислений значения квадратного корня.Устройство содержит распределительимпульсов, сумматор-вычитатель,триггер задания знака, первый и второйблоки анализа результата, первый ивторой сдвигатели, накапливающий сумматор-вычитатель, дешифратор, сумматор, регистр порядка приращения, ключ,первый и второй элементы ИЛИ. Блокианализа результата выделяют номерстаршей единицы в поступающих на нихкодах. 3 ил.= у +п.у, 1 1+1 Е.2 Зу,45 где Е; =. х - у 2 - невязка,31 - операция выделения старшей единицы.Устройство работает следующимобразом.Код подкоренного выражения х разрядностью ш поступает в сумматорвычитатель 2 по входу 15. По входу 17 в нулевое состояние устанавливается накапливающий сумматор-вычитатель 7 и регистр 10. Разрядность 50 55 Изобретение относится к вычислительной технике, предназначено для извлечения квадратного корня и может быть использовано в высокопроизводительных специализированных вычислительных устройствах.Целью изобретения является повышение быстродействия устройства.На фиг.1 приведена Функциональная10 схема предлагаемого устройства;на фиг. 2 и 3 - примеры, реализации первого и второго блоков анализа результата соответственно.Предлагаемое устройство фиг.1) содержит распределитель 1 импульсов,15 сумматор-вычитатель 2, триггер 3 задания знака, первый и второй блоки 4 и 5 анализа результата, первый сдвигатель 6, накапливающий сумматорвычитатель 7, дешифратор 8, сумма 20 тор 9, регистр 10 порядка прираще" ния, ключ 11, первый и второй элементы ИЛИ 12 и 13, второй сдвигатель 14, вход 15 аргумента, выход 16 устройства, вход 17 начальной установки, и вход 18 запуска устройства.Первый блок 4 (фиг.2) содержит первый и второй шифраторы 19 и 20 с приоритетом, группу элементов НЕ 21, группу элементов ИЛИ-НЕ 22, группу30 элементов И 23 и группу элемен. тов ИЛИ 24.Второй блок 5 (Фиг.3) содержит шифратор 25 с приоритетом и элемент НЕ 26. Шифраторы 19, 20 и 25 мо гут быть выполнены, например, на микросхемах 500 ИВ 165.В предлагаемом устройстве вычисление квадратного корня ух осуществляется по итерационному ал горитму накапливающего сумматора-вычитателя7 (тп/2+1), а регистра 10 и сумматора 9 - (1+Епй 1 од,гп), где Еп - целая часть,Запуск устройства производитсяпо сигналу, поступающему на вход 18устройства.Распределитель 1 по сигналу запуска вырабатывает на своих с первого по третий выходах тактовые последовательности импульсов, причем навтором и третьем выходах распределителя 1 формируются последовательности,сдвинутые относительно основной тактовой последовательности (по первомувыходу) на одну и две трети периодасоответственно.Работа распределителя 1 прекращается при поступлении импульса свыхода элемента ИЛИ 13 на его входостанова.По сигналу с первого выхода распределителя 1 первый блок 4 определяет номер старшей единицы в коде,записанном в сумматоре-вычитателе 2и равном подкоренному выражению,второй блок 5 выделяет номер старшейединицы в коде, записанном в накапливающем сумматоре-вычитателе 7 иравном в первой итерации нулю. Причем на выходе первого блока 4 номерстаршей единицы представлен прямымкодом, а на выходе второго блока 5номер старшей единицы представлен винверсном коде.Если содержимое сумматора-вычитателя 2 число положительное, то навход первого блока 4 поступает прямой код содержимого сумматора-вычитателя 2, а если отрицательное, тона вход первого блока 4 поступаеткод, обратный содержимому сумматоравычитателя 2. Подача на вход первогоблока 4 прямого или обратного кодовсодержимого сумматора-вычитателя 2управляется сигналами, поступающимис выхода его знакового разряда навход управления выдачи прямого илиобратного кода этого же сумматоравычитателя 2. С выхода первого блока 4 код номера старшей единицыпоступает на сдвигатель 14,которыйуправляется сигнальным выходом нулявторого блока 5.Блок 4 работает следующим образом,Код числа без знака (например,разрядностью 12) поступает на входыпервого и второго шифраторов 19 и20. Первый шифратор 19 выделяет номер старшей единицы в старших четырех разрядах, а второй шифратор 20 -в младших восьми разрядах кода числа. Если на четвертом выходе первого шифратора 19 сигнал равен "0", тосамая старшая единица находится вмладших разрядах кода числа (от Одо 7) и на выходе блока 4 должен появиться код номера старшей единицы.Это обеспечивается группой элементов ИЛИ-НЕ 22. Если же единица присутствует в старших четырех разрядахкода числа, то на выходе первого 1блока 4 должен быть код, который получается как код с избытком восемьот кода с выхода первого шифратора19. Формирование такого кода обеспечивается группой элементов НЕ 21 и 20группой элементов И 23. На выходесигнализации нуля первого блока 4появляется единичный сигнал в случае, когда на четвертых выходах первого и второго шифраторов 19 и 20 25нулевые сигналы,Второй блок 5 работает аналогично шифратору 25 и выдает обратный1 11код числа, взятого со знаком минуспо модулю равного номеру старшей еди-ЗОницы содержимого накапливающего сумматора-вычитателя 7,Сдвигателем 14 выполняется операция сдвига кода номера старшейединицы в сторону младших разрядов Зна один разряд. Это эквивалентноделению номера старшей единицы кодаподкоренного выражения на два и определению номера старшей единицы кода первого приближенного значения ре.40зультата, который с выхода сдвигателя 14 поступает на вход первого слагаемого сумматора 9, где складываетсяс инверсным кодом номера старшей единицы содержимого направливающего сум.45матора-вычитателя 7, поступающим навход второго слагаемого сумматора 9,и кодом на сигнальном выходе нуля,поступающим на вход переноса в младший разряд сумматора 9. Таким образом, на сумматоре 9 вычисляется разность между кодом номера старшейединицы в содержимом сумматора-вычитателя 2 и номером старшей единицы в содержимом накапливающего сум- Ыматора-вычитателя 7. В первой итерации, когда содержимое накапливающего сумматора-вычитателя 7 приращений равно нулю, в регистр 10 записывается код номера старшей единицы первого приближенного значения результата. В устройстве нумерация разрядов осуществляется справа налево(от О до К), старшие разряды расположены слева, а младшие - справа, Длительность сигналов с первого выхода распределителя 1 должна быть достаточной для срабатывания блоков 4 и 5, суммирования на сумматоре 9 и записи результата в регистр 10. По сигналу с второго выхода распределителя 1 на сумматоре-вычитателе 2 осуществляется прием содержимого накапливающего сумматора-вычитателя 7, сдвинутого на сдвигателе 6 влево на число разрядов, соответствующее содержимому регистра 10. Дешифрация содержимого регистра 10 на дешифраторе 8 выполнена таким образом, что если содержимое регистра 10 равно п, то на вход накапливающего сумматора-вычитателя 7 поступает код числа, равный 2 и (где и - номер разряда). По сигналу с прямого выхода триггера 3, предназначенного для временного хранения знака, код с выхода дешифратора 8 суммируется на накапливающем сумматоре-вычитателе 7 с его предыдущим значением или вычитается из него.По сигналу с третьего выхода распределителя 1 на сумматоре-вычитателе 2 производится прием нового содержимого накапливающего сумматора-вычитателя 7, сдвинутого в соответствии с содержимым регистра 10 влево на сдвигателе 6. Код, поступающий с выхода сдвигателя 6, во втором и третьем тактах прибавляется к содержимому сумматора-вычитателя 2, если на инверсном выходе триггера 3 ноль, и вычитается из него, если на инверсном выходе триггера 3 единица. Код с выхода дешифратора 8 прибавляется к содержимому накапливающего сумматора-вычитателя 7,если на прямом выходе триггера 3 ноль, и вычитается из него, если на прямом выходе триггера 3 единица. В следующей итерации операции в устройстве выполняются аналогично за исключением того, что содержимое сумматора-вычитателя 7 не равно нулю, а следовательно на сигнальном выходе нуля второго блока 5 отсутствует сигнал, управляющий сдвигом3 1259257на сдвигателе 14 и обеспечивающий ра задания прибавление единицы в младший раз- распределит ряд сумматора 9, Устройство прекраща- выход котор ет работу и выдает результат на вы- дом первого ход 16 в момент появления единич-вход которо ного сигнала на выходе второго эле- хронизации мента ИЛИ 13. Это имеет место, ког- вычитателя да содержимое сумматора-вычитателя 2 пре,целителя равно нулю или в момент появления ва которого единичного сигнала на выходе знако О рого элемен вого разряда регистра 10, что свиде- ления ключа тельствует о достижении заданной та ИЛИ саед точности равной 2 зации сумма формула изобретения Устройство для извлечения квадратного корня, содержащее первый блок анализа результата, сумматорвычитатель, накапчивающий сумматор О вычитатель, ключ, два сдвигателя, регистр порядка приращений, распределитель импульсов, триггер задания знака, выход накапливающего сумматора-вычитателя подключен к информа ционному входу ключа, вход запуска распределителя импульсов является одноименным входом устройства, вход первого операнда сумматора-вычитателя является входом аргумента уст- ЗО ройства, выход первого сцвигателя подключен к входу второго операнда сумматора-вычитателя, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия устройства, в не-го введены второй блок анализа результата, дешифратор, сумматор и два элемента ИЛИ, входы сброса регистра порядка приращений и накапливающего сумматора-вычитатеця соединеО ны с входом начальной установки устройства, выход которого соединен с выходом ключа, выход сумматора-вычитателя соединен с информационным входом первого блока анализа резуль тата, вход синхронизации которого соединен с одноименными входами второго блока анализа результата, регистра порядка приращений,триггебзнака и с первым выходом еля импульсов, второй ого соединен с первым вхоэлемента ИЛИ, второйго соединен с входом синнакапливающего сумматора- и с третьим выходом расимпульсов, вход останосоединен с выходом втота ИЛИ и с входом управвыход первого элеменинен с входом синхронитора-вычитателя, выход знакового разряда которого соединен с его входом управления выдачей результата в прямом или обратном коде и с информационным входом триггера задания знака, прямой и инверсный выходы которого соединены с входами управления сложением/вычитанием накапливающего сумматора-вычитателя и сумматора-вычитателя соответственно, выход накапливающего сумматора-вычитателя соединен с информационными входами первого сдвигателя и второго блока анализа результата, выход номера старшей единицы и выход признака нуля первого блока анализа результата подключены к информационному входу второго сдвигателя и к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу старшего разряда регистра порядка приращений, выход младших разрядов которого подключен к входу управления сдвигом первого сдвигателя и к информационному входу дешифратора, выход которого подключен к информационному входу накапливающего сумматора-вычитателя, выход второго сдвигателя подключен к входу первого слагаемого сумматора, выход которого подключен к информационному входу регистра порядка приращений, инверсный выход номера старшей единицы и выход признака нуля второго блока анализа результата подключены к входу второго слагаемого и входу лере- носа в младший разряд сумматора,1259257 Составитель А. Техред И.Попов Тираж б 71 ВНИИПИ Государственного к по делам изобретений и 035, Москва, Ж, РаушскЗаказ 5122 тие, г. Ужгород, ул. Проектная,4 оизводственно-полиграфическое едактор О. Юркове овКорректор Т, Кол Подписноемитета СССРоткрытийя наб., д. 4/5