Вычислительное устройство

,1259256 ЕСНИ ао 4 С 06 Г 7/ РТИЙ ДАРСТВЕННЫЙ НОМИТЕТ ССЕЛАМ ИЗОБРЕТЕНИЙ И ОТН ОПИСАН ОБРЕТЕ У АВТОРСКОМУ С свидетелС 06 Гидет ель Май(57) Изобретенивычислительной Бюл. У 35й исследовательскийкий институт при Горственном университетвскогоов 8.8)ьство СССР7/52, 1983.ство СССРС 06 Р 7/52, 1982.ЬНОЕ УСТРОЙСТВОе относится к областтехники, предназначено для специализированных вычислителей, работающих в реальном времени, в.частности интерполяторов, иобеспечивает интегрирование частногоили выполнение операции деления. Кодделимого, проходя через сдвигатель,сдвигается в сторону младших разря"дов на величину порядка делителя ипоступает на накапливающий сумматор,выполненный на регистре и сумматоре,Частота суммирований в накапливающемсумматоре задается выходным сигналомделителя частоты, управляемого мантиссой делителя. Перед началом вычислений осуществляется сброс устройства в исходное состояние. 1 ил.Вычисляя определенный интеграл- Р в интервале времени 0-2, 1, полу- чаем 40 к-р АС=26Коэффициент уф постоянен и может 45 быть учтен при съеме информации за счет соответствующего распределения весов в, выходном двоичном коде либоф-Кза счет подачи кода А 2 на вход накапливающего сумматора со сдвик-егом на 2 в сторону младших разрядов. В общем случае делимое и делитель могут быть функциями времени.После включения устройства на вход 9 "Сброс" подается импульсный сиг- Б нал, а на входах 5-7 присутствуют нулевые коды, при этом регистр 3 результата устанавливается в нулевое Изобретение относится к вычислительной технике и предназначено дляпостроения специализированных уст,ройств, работающих в реальном времени, 5Цель изобретения " расширение области применения за счет вычисленияинтеграла частного.На чертеже представлена функциональная схема .вычислительного устройства.Устройство содержит сдвигатель 1,сумматор 2, регистр 3 результата,управляемый делитель 4 частоты, вход5 делимого, вход 6 порядка делителя 15вход 7 мантиссы делителя, вход 8 тактового сигнала, вход 9 сигнала"сброс" и выход 10, Управляемый делитель 4 частоты содержит второй ипервый элементы НЕ 1 1 и 12, второй и 20первый элементы И 13 и 14, первый ивторой элементы ИЛИ 15 и 16 и двоичный вычитающий счетчик 17,Деление чисел в устройстве осуществляется следующим образом.25На первом этапе выполняется дейление делимого А на 2 , где 1 - порядок делителя В, Полученная вели-йчина А 2 суммируется с содержимымнакапливаемого сумматора с частотой З 0суммирований 1 = 1 фь), где Ь 3- мантисса делителя В ;- тактовая частКтота, которая выбирается равной 2 Гц.В накапливающем сумматоре формируется код С, изменение которого описывается выражением состояние и на выходах 10 устройства поддерживается нулевой код. При подаче на вход 5 кода делимого, на вход 6 кода порядка делителя, на вход 7 кода мантиссы делителя а на вход 9 сигнала "Сброс" начинается вычислительный процесс. Как делимого поступает на информационные входы сдвигателя 1. На управляющие входы сдвигателя 1 подается код порядка делителя, а на входные канали - разряды . кода делимого. При подаче на управляющие входы сдвигателя кода порядка делителя, например кода 1001, код делимого сдвигается в сторону младших разрядов на величину кода порядка, в данном случае на 9 разрядов т.е. осуществляется деление3кода делимого на 2 , Код с выхода сдвигателя 1 поступает на сумматор 2, разрядность Н которого должна быть больше 1 = и+2 -1 (где- разрядность кода порядка; ь - разрядность кода делимого), определяется максимальным значением интеграла, которое может быть получено в реальном устройстве. На старшие Ивходов сумматора по первому слагаемому пода ется сигнал с (ь +2 -1)-го выхода сдвигателя 1. Сумматор 2 и регистр 3 результата, замкнутые в кольцо, образуют накапливающий сумматор. Регистр 3 срабатывает по заднему фронту сигнала на синхровходе, который поступает с управляемого делителя 4 частоты. При подаче на е вход вычитаю- щего счетчика 17 импульсного сигнала по его заднему Фронту в счетчик записывается код мантиссы делителя. Тактовые импульсы поступают через элемент И 14, разрешающий единичным сигналом с выхода элемента ИЛИ 16, на вычитающий вход счетчика, обеспечивая изменение кода по заднему Фронту счетного импульса в сторону уменьшения, Когда код в счетчике станет равным единице, на выходе элемента ИЛИ 16 появляется нулевой сигнал, запрещающий дальнейший счет счетчика и разрешающий запись в счетчик 17 кода мантиссы делителя. Время счета счетчика 17 пропорционально мантиссе делителя, а частота импульсов на выходе управляемого делителя 4 частоты - обратно пропорциональна. При отрицательном делимом, заданном дополнительным кодом, устройство формирует результат также в допол 1259256нительном коде, без предварительного преобразования дополнительного кода делимого в прямой. Делитель может быть представлен только прямым кодом. Допускается работа устройства с изменяющимися во времени делимым и делителем, с переходами делимого из области отрицательных чисел в область положительных чисел и наоборот. 10Формула изобретенияВычислительное устройство, содержащее управляемый делитель частоты, 15 о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет вычисления интеграла частноГо, в него введены сдвигатель,. сумматор, регистр результата, причем 20 вход-разрядного делимого устройства соединен с информационным входом сдвигателя, вход управления сдвигом которого соединен с г -разрядным входом порядка делителя устройства, 25 выход (и+ 2 -1) разрядов сдвигателя соединен с первым информационным входом (нФ 2 -1)хразрядов сумматора, вход-го разряда которого (где н+ 2 Й) соединен с входом ( ь + ЗО + 2 -1)-го разряда сдвигателя, втогрой информационный вход сумматора соединен с выходом регистра результата, выход сумматора соединен с информационным входом регистра результата, выход которого является выходом устройства, причем управляемыйделитель частоты содержит вычитающий счетчик, два элемента НЕ, дваэлемента И, два элемента ИЛИ, приэтом вход мантиссы делителя устройства соединен с информационным входом вычитающего счетчика, вход сброса устройства соединен с входом сброса регистра результата и с первымвходом первого элемента ИЛИ, выходкоторого соединен с тактирующим входом,вычитающего счетчика, вход так,тового сигнала устройства соединенс первыми входами первого и второгоэлементов И, выход младшего разрядавычитающего счетчика соединен с входом первого элемента НЕ, выход которого соединен с первым входом второго элемента ИЛИ, выход которогосоединен с вторым входом первого элемента И и с входом второго элементаНЕ, выход которого соединен с вторымвходом второго элемента И, выход.которого соединен с вторым входом первого элемента ИЛИ и с входом синхронизации регистра результата, выходпервого элемента И соединен с входомвычитания вычитающего счетчика, выходы Ь -1)-х старших разрядов которого соответственно соединены с второго пои-й входами второго элемента ИЛИ125925 б ктор Е, Рошк 22/46 "1 ираж ВНИИПИ Государственного по делам изобретений и 13035, Москва, Ж, Рауш