Устройство для управления обращением к памяти при отладке программ

ОП ИСАНИЕИЗЬБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТ 8 У Союз СоветскинСоциалистическихРеспубликпо делам изобретений н открцтнй(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ОБРАЩЕНИЕМ К ПАМЯТИ ПРИ ОТЛАДКЕ ПРОГРАММ1Изобретение относится к цифровой вычислительной технике и может быть использовано при отладке программ задач специализированных ЦВМ, содержащих в своам составе штатные блоки постоянной памяти (БПП) с рабочими про- ьграммами. Известно устройство для отладки программ, например устройство отладки про грамм для постоянного запоминающего устройства, содержащее запоминающий блок без разрушения информапии (ЗББРИ) и БПП. На этапе отладки программ ЗББРИ замещает БПП, т.е. информация, записанная в блоке ЗББРИ считывается в птины команд вместо информапии, записанной в блоке БПП. Указание массива замещения в данном устройстве определяется размером участка массива ЗББРИ, при атом количество участков соответстго вует количеству регистров установки, а каждый участок адресуется самостоятель 2Недостатком этого устройства являет. ся сложность адресации при уменьшении размерности массива замещения, причем с уменьшением зоны замещения резко возрастает объем оборудования необходимый для реализации регистров установки.Наиболее близким к предлагаемому по технической сущности является устрой ство для управления памятью, содержа щее блок памяти типа ЗББРИ и БПП, выходы которых через первый и второй алементы И подключены к входам блока вывода. Вторые входы первот о и второго элемента И соединены соответственно с выходами третьего и четвертого .элемента И, входы иоторых соединены с выходами триггера, управляющий вход которого подключен к выходу одноразрядного блока памяти (ОБП), первые входы блока памяти, ОБП и БПП объединены и соединены с выходом первого блока формирования адреса, вторые входы ОБП и блока памяти объединены и подключены к выхо3 1 ОМО 9ду блока сравнения, входы блока сравне"ния святкины с выходом регистра и второго блока формирования адреса,Известное устройство за счет введения первого, второго, третьего элементовИ, триггера, элемента задержки и допол-,нительного ОБП обеспечивает точностьзамещения до адреса 23Недостатком устройства является введение дополнительного ОБП, что разно 16эначно расширению разрядной сетки основного блока памяти,Размер разрядной сетки блока памяти,как правило, совпадает с размером разрядной сетки БПП и увеличение его внекоторых случаях невозможно.Цель изобретения - упрощение устройства. Поставленная цель достигается тем, щ что в устройство для управления обращением к памяти при отладке программ, содержащее блок оперативной памяти, блок постоянной памяти, первый и второй блоки элементов И, элемент ИЛИ, при- д чем адресные входы устройства соедийены с адресными входами блоков оперативной и постоянной памяти, вход обращения за командой соединен с входами опроса блоков оперативной и постоянной памяти, информационный вход устройства соединен с информационным входом блока оперативной памяти, информационные выходы разрядов блоков оперативной и постоянной памяти соединены с первыми входами соответственно первого и второго блоИ ков элементов И, выходы первого и второго блоков элементов И соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого являеч40 ся выходом устройства, выход контрольных разрядов блока постоянной памяти соединен с вторым входом первого блока элементов И, введены блок сравнения контрольных разрядов и блок восстановления контрольных разрядов, причем вы 4 ходы контрольных разрядовблоков оперативной и постоянной памятй соединены соответственно с первым и вторым входами блока сравнения контрольных разрядов, первый и второй выходы которого соединены соответственно с третьим вхо дом первого блока элементов И и вторым входом второго блока элементов И, информационный выход блока оперативной памяти соединен с входом блока восста- фф новления контрольных разрядов, выход которого соединен с третьим входом второго блока элементов И. 9 4Кроме того, блок восстановления контрольных разрядов содержит узел свертки по контрольному модулю и регистрконтрольных кодов, причем вход блокасоединен с входом узла свертки по контрольному модулю, выход которого соединен с входом регистра контрольных кодов, выход которого является выходомблока,На чертеже представлена блок-схемаустройства для управления обращением1к памяти при отладке программ.Устройство содержит блок 1 оперативной памяти, блок 2 постоянной памяти,первые входы которых объединены и подключены к адресным входам 3 устройства, вход 4 обращения к устройству за командой подключен к входу обращения блоков 1 и 2 памяти, третий вход блока 1подключен к входу 5 ввода информации.Первый выход блока .2 и первый выход блока 1 подключены соответственнок первому входу первого блока 6 элементов И и первому входу второго блська 7 элементов И, второй выход блока2 соединен с вторым входом блока 6элементов И и первым входом блока 8 .сравнения контрольных разрядов. Второйвход блока 8 соединен с вторым выходом блока 1 памяти. Первый и второйвыходы блока 8 соединены соответственно с третьим входом блока 6 элементовИ и вторым входом блока 7 элементов И.Первый выход блока 1 соединен свходом блока 9 восстановления контрольных разрядов, выход которого подключенк третьему входу блока 7.Выходы первого и второго блоков 6и 7 элементов И соединены соответственно с первым и вторым входами элемента ИЛИ 10, выход которого соединенс выходом 11 устройства. Блок 9 воостановления контрольных разрядов содер.жит узел 12 свертки по контрольному мс.дулю, вход которой является входом блока 9, выход узла 12 свертки подключен,к регистру 13 контрольных кодов, выходкоторого является выходом блока 9.Блок 6 элементов И содержит двегруппы элементов И 14 и 15, блок 7элементов И - две группы элементов И16 и 17,Первый вход элементов И группы 14 и первый вход элементов И группы 16 . являются соответственно первыми вхо дами блока 6 и 7 элементов И. Первый вход элементов И группы 15 и первый вход элементов И группы 17 является5 10010соответственно вторым входом блока 6элементов,И и третьим входом блока 7элементов И, Вторые входы элементов Игрупп 14 и 15 объединены и подключенык третьему входу блока 6. Вторые входы 5схем И групп 16 и 17 подключены квторому входу блока 7. Входы элементовИ, групп 14 и 15 блока 6 и элементовИ групп 16 и 17 блока 7 являются выходами блоков 6 и 7 соответственно. 10Первый и второй входы элементов ИЛИ10 соединены соответственно с выходамиблоков 6 и 7, выход элемента ИЛИ 10является выходом блока.Устройство работает следующим образом.Через информационный вход 5 устройства на вход 3 блока 1 оперативной памяти поступают информационные словасовместно с контрольными разрядами. 20При совместном включении блока 2 иблока 1 на фоне массива отлаженной информации, зафик:ированной в блоке 2,возникает необходимость внесения одиночных корректур,25На второй вход блоков 2 н 1 по шинам 3 поступают адреса ячеек. При наличии на входе 4 сигнала опроса информация но одноименным адресам в виде параллельных кодов считывается с .выходовблоков 2 и 1. С первого выхода блоков2 и 1 информация поступает на первыевходы соответственно блоков 6 и 7, ас первого выхода блока 1 и на вход блока 9. С второго выхода блока 2 и блока 351 информация поступает соответственнона первый и второй вход блока 8 сравнения контрольных разрядов, а с второговыхода блока 2 и на второй вход блока 6.40При совпадении значений контрольныхразрядов в блоке 8 на первом и второмего входах формируются соответственноразрешающие сигналы, поступающие натретий вход блока 6 и второй вход блока7. В результате на первый вход блока10 и далее на выход шины 11 проходиткод команды, считанной из блока 2. При необходимости проведения одиноч50 ной корректуры, т.е. изменения информации по одному кз адресов, организуется считывание и выборка информации из блока 1. Для этого в блоке 1 памяти по адресу внесения корректуры нарушается значение контрольных разрядов (или разряда). При поступлении сигнала опроса с входа 4 значения контрольных разр дов, считываемых по адресу корректур 99 6с вторых выходов блока 2 и блока 1 памяти на входы блока 8, не совпадают.В результате этого на первом и вто ,ром выходах блока 8 формируются соответственно запрещающий и разрепающий сигналы, поступающие соответственно иа третий вход блока 6 и второй вход блока 7.1При этом запрещается прохождение информации с блока 2 через блок 6 на блок 10 и разрешается прохождение ии формации с блока 1 через блок 7 на блок 10 и далее на выход 11.Нарушенные значения контрольных разрядов восстанавливаются в блоке 9 с помощью схемы 12 свертки по контрольному модулю, на вход которой поступают разряды информационной части блока 1.Результат свертки через регистр 13 поступает на второй вход блока,7 и далее через блок 10 на выход 11. При необходимости корректуры массива нарушаются значения контрольных разрядов в блоке 1 памяти по адресам массива. При этом производится считывание информации по адресам массива на выход 11 с блока 1 с одновременным восстановлением значений нарушенных контрольных разрядов.По сравнению с прототипом предлагаемое устройство значительно упрощает проведение корржтировки содержимого ячейки памяти при отладке программ. Это обеспечивается как без увеличения разрядной сетки блока памяти, так и без введения дополнительного блока памяти, что значительно упрощает устройство. формула изобретения 1. Устройство для управления обраще-. нием к памяти при отладке программ, содержащее блок оперативной памяти, блок постоянной памяти, первый и второй блоки элементов И, элемент ИЛИ, причем адресные входы устройства срединены с адресными входами блоков оперативной и постоянной памяти, вход обращения за явмандой соединен с входами опроса блоков оперативной и постоянной памяти,информационный вход устройства соединен с информационным входом блока оператив ной памяти, информационные выходы ра:.ь. рядов блоков оперативной и постоянной памяти соединены с первыми входамисоответственно первого и второго блоковэлементов И, выход контрольных разрядов блока постоянной памяти соединен свторым входом первого блока элементовИ, выходы первого и второго блоковэлементов И соединены соответственнос первым и вторым входами элементаИЛИ, выход которого является выходомустройства, о т л и ч а ю щ е е с ятем, что, с целью упрощения, в устройство введены блок сравнения контрольных разрядов и блок восстановления контрольных разрядов, причем выходы контрольных разрядов блоков оперативной кпостоянной памяти соединены соответственно с первым и вторым входами блока 1%. сравнения контрольных разрядов, первыйи второй выходы которого соединены соответственно с третьим входом первогоблока элементов И и вторым входом второго блока элемента И, информационный 26выход блока оперативнй памяти соединенс входом блока восстановления контрольных разрядов, выход которого соединен с третьим входом второго блока элементов И.2. Устройство по и, 1, о т л и ч аю щ е е с я тем, что, блок восстановления контрольных разрядов содержит узел свертки по контрольному модулю и ре- . гистр контрольных кодов, причем вход блока восстановления контрольных разрядов соединен с входом узла свертки по конт рольйому модулю, выход которого соединен с входом регистра контрольных кодов, выход которого является выходом блока восстановления контрольных разрядов.Источники информации,принятые во внимание при экспертизе 1, Авторское свидетельство СССР% 4891 07 ь кл С 1 06 Р 1 1/00 е 1 972 2. Авторское свидетельство СССР по заявке % 2722537/18-24,кл. (06 Р 9/06, 07.02.79 (прототип).1 дй 1099 рице Тираж 704 ИИПИ Государственного по делам взобретений 3035, Москва, Ж, 7/5 ВНодписноеР аказ итета С открыт ская наб. нл Редактор Н. Сташиш39 6 Составитель И. СигаловТехред М,Коштура Корректо ПП фПатент, г. Ужгород, ул. Проектная, 4