Устройство для контроля блоков памяти

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик ВТОРСКОМУ СВИДЕТЕЛЬСТВ 1) Дополнительн2) Заявлено 060присоединением к авт) М.кл,з 3288822/18-24 ки Нов Госуаарственный кояите СССР но левам изобретений и открытийОпубликовано Дата опублико 7.11.82, Бюллете сания 0 2) Авторы изобретения. Я. Вайзман, Б.Н. Гущ о 71 Заявител 4) УСТРОЙСТ И 1 ЯТИ ОНТРОЛЯ БЛО ги о Изобретение относится к запоминающим устройствам,Известно устройство для контроляблоков памяти, содержащее накопитель,адресный блок, блок управления, блокзаписи-считывания, основной регистрслова, элементы ИЛИ, основные сумматоры по модулю лва и основную схемусравнения 1 1,Недостатками этого устройстваявляются малая обнаруживающая и корректирующая способность, так как онопозволяет исправлять ошибку только впределах одного байта, и большиезатраты оборудования.Наиболее близким к изобретениютехническим решением является устройство для контроля блоков памяти,содержащее группу сумматоров помолулю два, первый элемент ИЛИ, элемент И и инвертор, выход которогосоединен с первым входом элемента И,второй вход которого соелинен с выходом первогтз элемента ИЛИ ).2 1.Недо с тат ком э то го у строй ства я вляется отсутствие эфФективной возможности нар;инвания его разрядности путем прост го соединения нескольких устройств, п и этом суммарноечисло контр н н;,нс разрядов возрастает пропорционально разрядности контролируемой памяти. 1 роме того, необходимо разрабатывать различные схем для блока, генерирующего разряды кода Хэмминга, и блока формирующего корректирующие синдромы, которые служат для указания номера разряда памяти, в котором произошла ошибка. Это приводит к увеличению аппаратных затрат и снижению надежности устройства.Цель изобретения - упрощение и повышение надежности устройства.Поставленная цель достигается тем, что в устройство для контроля блоков памяти, содержащее сумматоры по модулю два, первый элемент ИЛИ, элемент И и элемент НЕ, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом первого элемента ИЛИ, входы которого соединены с выхолами одних из сумматоров по модулю два и с одним из восходов устройства, дру е выхолы которого соединены с вход элемента НЕ, выходом элемента И и выхолом другого сумматора по модулю два, причем олни из входов сумматоров являктся инфсрмапионными вход - ми устройствами вветены лР 15 льтнннксор, второй элемент ИЛИ и первая группа элементов И, первые входы которых соединены с выходом второго элемента ИЛИ, вторые входы - с однимииз информационных входов устройства,а выходы подключены к .другим входам 5первого сумматора по модулю два,1выходы демультиплексора соединены сдругими входами одних из сумматоровпо модулю два, входы демультиплексора и второго элемента ИЛИ являютсяуправляющими входами устройства.Причем демультиплексор содержитдешифратор и вторую группу элементовИ, одни из входов которых подключенык выходам дешифратора, другие объединены и являются одним из входов демультиплексора, другими входами которого являются входы дешифратора, авыходами демультиплексора являютсявыходы элементов И второй группы 20На фиг,1 представлена структурнаясхема устройства для контроля блоковпамяти; на фиг.2 - структурная схемадемультиплексора;на фиг.З - формирование корректирующего кода для слова 25разрядностью 16 бит; на фиг.4 - тоже, разрядностью 32 бита;на фиг,5то же разрядностью 64 бита; нафиг.б - пример реализации устройства для контроля блоков памяти с разрядностью слова данных 64 бита изустройств для контроля блоков памятиразрядностью 16 биту на фиг.7карта. расшифровки синдромов для 64 разрядного устройства для контроля З 5блоков памяти,Устройство для контроля блоков па(фиг,1) содер (2+Еоц,и) уматоров 1-8 по модулю два, где и -число информационных разрядов, первый элемент ИЛИ 9, элемент НЕ 10,элемент И 11, демультиплексор 12,второй элемент И 31 И 13, группу из- элементов И 14, где К - число кон 245трольных разрядов, Устройство имеетинформационные входы 15 и 16, управляющий вход 17, информационный вход18, управляющий вход 19 и выходы 20и 21. Демультиплексор 12 содержит(фиг.2) дешифратор 22 и вторую .группу элементов И 23, имеющих выходы 24,Устройство для контроля блоковпамяти работает следующим образом,Контроль информации осуществляетя. посредством корректирующего кодаХэмминга, позволяющего исправлятьодиночные ошибки и обнаруживатьдвойные ошибки, возникающие при выборе информации из памяти,формирование контрольных разрядов 60для слов данных осуществляется в соответствии с матрицей Хэмминга дляразрядов контроля четности. Для образования контрольных разрядов разрядам спова данных присвоены поряд ковые номера; 1-16 для 16-разрядного слова (фиг.З); 1 - 32 для 32-разрядного слова (фиг,4); 1 - 64 для64-разрядного слова (фиг.5), Каждыйконтрольный разряд образован суммированием по модулю два специальнойгруппы разрядов данных, помеченных(фиг.3-5) знаком Х,Для 16-разрядного слова данныхгенерируется шесть контрольных разрядов СО, С 1, С 2, С 4, С 8, СТ, Для32-разрядного слова данных генерируется семь контрольных разрядовСО, С 1, С 2, С 4, С 8, С 16, СТ,Для64-разрядного слова данных генерируется восемь контрольных разря-,дов СО, С 1, С 2, С 4, С 8, С 16, С 32,СТ, Контрольный разряд СТ являетсяобщим паритетом разрядов данных,Устройство позволяет контролировать К-разрядный блок памяти. С помощью двух или четырех таких устройствможно контролировать блок памяти разрядностью соответственно щ = 2 к илиищ = 4 к.С помощью - таких устройствможно контролировать и-разрядныйблок памяти.)"разрядное устройство для контроля блоков памяти при контроле щразрядной памяти может находиться водной из следующих позиций: первой,щвторойра - ой,Устройство для контроля блоков памяти может работать в режиме генерации синдромов и в режиме генерации контрольных разрядов, являющихся результатом суммирования по модулю два специальных групп информационных разрядов слова данных.Для получения, синдромов каждыйвыбранный из блоков памяти контрольный разряд, подаваемый по соответствующему входу 16 устройства, сравнивается путем сложения по модулю двас соответствующим контрольным разрядом, сформированным для выбранныхиз блока памяти соответствующим сумматором 1-8 по .модулю два. Например,для Е = 16 и и = 64 или щ = 16 генерируется шесть синдромов БО, Я 1, Б 2,Я 4, Б 8, ЯТ. При щ = 32 генерируетсясемь синдромов ЯО, Б 1, Я 2, Б 4, Б 8,Я 16, БТ, При щ = 64.генерируетсявосемь синдромов БО, Б 1, Б 2, Я 8, Я 16,Я 32, ЯТ. При совпадении соответствующих контрольных разрядов синдром равен нулю, при несовпадении - единице, Несовпадение контрольных разрядов указывает на наличие одиночнойлибо двойной ошибки.В режиме генерации синдромов повходам 16 устройства на входы соответствующих сумматоров 1-3 подаютсяиз памяти соответственно 1-ый (СО),2-ой (С 1). .. (1+о 91 с)-ый,(2+(.од в)-ый (СТ) контрольные разряды, где щ - разрядность памяти.Для формирования контрольных разрядов устройством для контроля блоков памяти на входы сумматоров 1-8 по 5 даются специальные группы информационных разрядов. Сумматоры 1-8 по модулю два формируют соответствующие синдромы ЯО, 81, 82.ЯТ.Полученные синдромы, исключая синдром БТ,с выходов сумматоров 1-7 подаются на выходы 20 устройства и на входы первого элемента ИЛИ 9, который вместе с элементом НЕ 10 и элементом И 11 служит для обнаружения двойной ошибки.В случае двойной ошибки синдром ЯТ равен нулю, а один или несколько синдромов ЯО - 832 равны единице. При этом на входы элемента.И 11 с выходов соответственно элемента НЕ 10 20 и первого элемента ИЛИ 9 поданы разрешающие сигналы и на выходе элемента И 11 установится сигнал, указывающий на наличие двойной ошибки,25В режиме генерации контрольных разрядов устройство контроля памяти работает таким же образом, как и в режиме генерации синдромов. Отличие состоит в .том, что в режиме генерации контрольных разрядов все выходы 16 устройства устанавливаются в состояние логического нуля. Полученные таким образом контрольные разряди с выходов сумматоров 1-8 подаются соответственно на выходы 2035 ус трой ст ва.Примером построения устройства для контроля блоков памяти расширенной разрядности может служить 64-разрядное устройство, построенное 40 на четырех 16-разрядных устройств для контроля блоков памяти (фиг.б)64-разрядное устройство для контроля блоков памяти содержит первое 25, второе 26, третье 27,четвертое 45 28 16-разрядные устройства для контроля блоков памяти (фиг.1),В случае возникновения одиночной ошибки номер сбойного разряда данных определяется расшифровкой синдромов. Карта расшифровки синдромов, генерируемых устройством для контроля блоков памяти 64-разрядного слова данных (Фиг,7), указывает номер байта и номер сбойного разряда внутри бай та.Применение предлагаемого устройства для контроля блоков памяти позволяет путем простого соединения создавать многоразрядные устройства для контроля памяти, а также устройства контроля магистралей передачи информации, использующих код Хэмминга. Использование для этих целей известного устройства значительно уве 65 личивает разрядность памяти. Так при контроле в-разрядной памяти с помоРщью - известных устройств для конттроля памяти требуется -(2+Год )с) дополнительных контрольных разрядов, При.исдользовании предлагаемого устройства - число контрольных разрядов (2+Юосут), т.е. применение предлагаемого изобретения позволяет сэкономить р = в (2+ГоуЕ)-(2+0 одщ)йразрядов памяти, Для Е = 16 и щ = 32, р = 5, что составляет 16 объема памяти.Предлагаемое устройство целесообразно применять в качестве микропроцессорной секции или типовой конструктивной единицы. На базе этого . устройства можно строить устройства для контроля памяти различной разрядностиФормула изобретения1, Устройство для контроля блоковпамяти, содержащее сумматоры по модулю два, первый элемент ИЛИ, элемент И и элемент НЕ, выход которогосоединен с первым входом элемента И,второй вход которого соединен с выходом первого элемента ИЛИ, входыкоторого соединены с выходами одних из сумматоров по модулю два ис одним из выходов устройства, другие выходы которого соединены свходом элемента НЕ, выходом элемента И и выходом другого сумматора помодулю два, причем одни из входовсумматоров являются информационнымивходами устройства,.о т л и ч а ющ е е с я тем, что, с целью упрощения и повышения надежности устройства,в него введены демультиплексор, второй элемент ИЛИ и первая группа элементов И, первые входы которых соединены с выходом второго элементаИЛИ, вторые входы - с одними иэинформационных входов устройства, авыходы подключены к другим входампервого сумматора по модулю два,выходы демультиплексора соединены сдругими входами одних из сумматоровпо модулю два, входи демультиплексораи второго элемента ИЛИ являются управляющими входами устройства,2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что демульти" плексор содержит дешифратор и вторую группу элементов И, одни из входов которых подключены к выходам дешиФратора, другие объединены и являются одним из входов демультиплексора, другими входами которого являются входы дешифратора, а выходамидемультиплексора являются выходиэлементов И второй группы.Источники информации,принятие во внимание при экспертизе 9726021. Патент США Р 3629824,кл. 340-146.1, опублик. 1971. 2Патент США 9 3573728,кл.340-146,1,опублик,1970(прототип) .972602 фиг, 7 Составитель В.РудаковТехредЛ,Пекарь Корректор А.1 рипенко Редактор Н,Бобкова Филиал ППП Патент, г. Ужгород, ул. Проектная, 4 Заказ 8527/46 Тираж 622 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5