Устройство для сопряжения процессора с памятью

(5 в 4 С 06 Р 13/О сзЭ(1 й ПИСАНИЕ ИЗОБРЕТЕНИ ЕЛЬСТВ А ВТОРСКОМУ СВ(54) УСТРОЙСТВО ДЛЯЦЕССОРА С ПАМЯТЬЮ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ(57) Изобретение касается вычислителной техники, в частности устройствадля сопряжения, и может быть использовано при создании микроЭВМ. Цельюизобретения является повышение быстродействия устройства. Устройство содержит первый, второй блоки контроляпо четности 1 и 2, первый элемент И3, дешифратор 4, первый, второй триггеры 5 и 6, второй элемент И 7. Устройство осуществляет обработку служебного признака информации путемформирования дополнительного адресного разряда. 1 ил,96 2адрес порта и по сигналу Выводформирует в первом триггере 5 старшийразряд адресной шины.Таким образом, область памяти микропроцессора разбита на две страницы,обращение к каждой осуществляетсястаршим разрядом адресной шины, сформированным командой "Вывод,Если служебный признак информациипоявляется на дополнительной входнойшине данных при считывании данных вмикропроцессор, то сигнал с дополнительной шины данных поступает на второй блок 2 контроля по четности и записывает в триггер б с помощью сигнала 1 Прием", поступающего от микропроцессора. Выход "Разрешение прерывания"микропроцессора соединен с К-входомтриггера 6 и вторым входом элементаИ 8, первый вход которого соединен свыходом второго блока 2 контроля почетности. Сигнал "Разрешение прерывания" с выхода микропроцессора разрешает выдачу сигналов "Запрос прерывания К " и "Запрос прерывания К" соответственно с выходов элемента И 3и триггера б на блок приоритетныхпрерываний микропроцессорной системы,что вызывает прерывание работы микропроцессора, Переход в режим "Прерывание" микропроцессора сопровождаетсяснятием сигнала "Разрешение прерывания", Это обеспечивает сброс триггера6 по К-входу и запирание элемента И 3.Таким образом, сигналы "Запрос прерыванияснимаются, когда микропроцессор переходит на обслуживание прерывания. Формирование разряда служебного признака осуществляется следующим образом.Микропроцессор, обрабатывая последовательно поток данных, выделяет, например, старший разряд адресной ши ны для идентификации служебного признака информации. Старший разряд адресной шины поступает на первый вход второго элемента И 7, Сигнал "Запись" с выхода микропроцессора поступает на 15 второй вход второго элемента И 7 и стробирует выдачу признака служебной информации на дополнительную выходную шину данных, Формирование признака служебной информации и запись информации в память происходит по команде "Запись" одновременно.Для того, чтобы адресное поле микропроцессора не уменьшилось, необходимо сформировать старший разряд ад ресной шины. По команде "Вывод" на шину адреса поступает адрес порта в котором должен сформироваться старший разряд. Дешифратор 4 расшифровывает 1 13056Изобретение относится к вычислительной технике, в частности к устройствам для сопряжения, и может бытьиспользовано при создании ЭВМ, построенных на базе микропроцессов. 5Целью изобретения является повышение быстродействия устройстваЧа чертеже представлена блок-схемаустройства,Устройство содержит первый 1, второй 2 блоки контроля по четности,первый элемент И 3, дешифратор 4, первый 5, второй 6 триггеры, второй элемент И 7,Устройство работает следующим образом.Первый блок 1 контроля по четностиформирует сигнал, соответствующийконтрольному разряду кода информациина выходной шине данных и разряду дополнительной шины, Второй блок 2 контрсля по четности формирует сигнал,состветствующий контрольному разрядукода информации входной шины данных,дополнительной шины данных,Организация дополнительной шинывызвана необходимостью обработки служебного признака информации.В устройстве служебный признак приписывается к определенному байту информации ввиду дополнительного разряда, который не обрабатывается микророцессором,Формула изобретения Устройство для сопряжения процессора с памятью, содержащее дешифратор, первый, второй триггеры,.первый, второй элементы И и первый, второй блоки контроля по четности, причем первый вход дешифратора соединен с входом устройства для подключения адресного выхода процессора и адресного входа памяти, второй в:-:од дешифратора соединен с входом устройства для подключения выхода команды "Вывод" процессора, первый выход дешифратора соединен с единичным входом первого триггера, первый вход первого блока контроля по четности соединен с входом устройства для подключения выхода данных процессора и входа данных пацессора. Составитель С.БурухинТехред А.Кравчук Корректор Л.Пилипенко Редактор Н.Гунько Заказ 1453/47 Тираж 673. Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4/5Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4 3 1305 б мяти, первый вход второго блока контроля по четности соединен с входом устройства для подключения выхода данных памяти и входа данных процессора, выход второго блока контроля по четности соединен с первым входом первого элемента И, второй вход которого соединен с входом устройства для подключения выхода разрешения прерывания процессора, выход первого элемента И 1 О соединен с выходом устройства для подключения первого входа прерывания процессора, второй вход первого блока контроля по четности соединен с выходом второго элемента И и с выходом 15 устройства для подключения Е-го разряда выхода данных процессора и входа данных памяти, выход первого блока контроля по четности подключен к выходу устройства для подключения конт рольного разряда выхода данных процессора и входа данных памяти, второй вход второго блока контроля по четности соединен с входом устройства для подключения контрольного разряда 25 выхода данных памяти и входа данных процессора, третий вход второго блока контроля по четности соединен с ин 9 б 4формационным входом второго триггера и с входом устройства для подключения 1 с-го разряда выхода данных памяти и входа данных процессора, вход синхронизации второго триггера соединен с входом устройства для подключения выхода синхронизации приема информации процессора, первый вход второго элемента И соединен с входом устройства для подключения выхода команды "Запись процессора, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, первый вход второго элемента И соединен с входом устройства для подключения 1 сго разряда адресного выхода процессора, второй выход дешифратора подключен к нулевому входу первого триггера, выход которого соединен с выходом устройства для подключения К-го разР ряда адресного входа памяти, нулевой вход второго триггера соединен с входом устройства для подключения выхода разрешения прерывания процессора, выход второго триггера соединен с выходом устройства для подключе в , ния входа запроса прерывания про