Система для управления ассоциативным запоминающим устройством

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ОЦ 5854 М ц. ю(45) Дата опубликований описания 2 Ю 277 Я 06 У 13/ОО Геаюиоритиаиицй коактотоиоти йииио 1 раи оИрм роив киИротовбк открытий(54) СИСТЕМА ДЛЯ УПРАВЛЕНИЯ АССОЦИАТИВНЬви ЭАПОИИНИЩВ 4 УСТРОЙСТВОМИзобретение относится к вычисли тельной техникеИзвестна система управления буферной памятью в модели 165 системы 370 см 1, содержащая основную память, разбитую иа блоки и колонки процессор, буферную память, разбитую на блоки и колонки, адресный массив буфера, содержащий 256 регистров адресов блоков и массив замещения, Уп п раэляющий перемещением и замещением информации в буфере.Недостатком данной системы является одновременная запись данных как в основную память, так и в буфер, а так 1 же неоптимальный алгоритм замещения информации в буфере.Иэ известных систем наиболее близкой по технической сущности и достигаемому эффекту к предлагаемому изоб ретению является система, описанная в 12.Она содержит основное эапомииакщее устройство и процессор, соединенные двусторонними связями с буферным эа- М п.минающим блоком, управляющий вход которого подключен к первому выходу блока управления, второй выход которого соединен с управляющим входом блока ассоциативных регистров, первый 30 выход которого соединен с первым вхо дом блока сравнения адресов, второй вход которого соединен с выходом про- цессора, третий вход с третьим выходом блока управления, первый выход подключен к первому входу блока управления, второй вход и четвертый выход которого соединены с соответствующими выходом н входом процессора,Недостаток указанной системы заклю. чается в том, что операция записи осуществляется одновременно в основную и буферную памяти при наличии нужного адреса в буфере, а также в методе определения блока, подлежащего вытеснению из буфера.Целью изобретения является повышение производительности работы системы.. Это достигается тем, что в систему введены устройства преобразования адресов, определения свободной строки и определения соответствия свободной строки, причем первый и второй выходы устройства преобразователя адресов соединены соответственно с входом основного запоминакюего устройства и третьим входом блока управления, входы соединены соответственно с выходом процессора, пятым выходом блока управления и вторым выходомблока ассоциативных регистров, первый, второй и третий входы устройства определения свободной строки подключены соответственно к шестому и седьиоиу выходам блока управления и ко второму выходу блока сравнения адресов, выход соединен с первым входом устройства определения соответствия свободной строки, второй и третий входы которого соединены с восьмым и девятым выходами блока управления, выход подключен к четвертому вхсщу блока управления.Введение устройства определения свободной строки дает сокращение ко" личества обращения в основное запоминающее устройство, так как использует следующий метод определения свободной строки.Каждой строке буферного запоминающего блока соответствует признак О или фф 1 фф. В исходном состоянии признаки всех строк имеют значение О,При обращении к одной из строк со" ответствующий признак принимает эна" чение 1 ф. Наииеныдим приоритетом обладает (т,е, подлежит выводу) строка с наименьщим номером, имеющим нулевой признак.При совпадении нулевых признаков всех строк буферного запоминания блока производится инвертирование.Введение устройства определения соответствия свободной строки позволяет сократить количество обращений в основное запоминакщее устройство за счет осуществления записи из процессора в буферный запоминающий блок без одновременной записи в основное запоминакщее устройство и переписи измененной части строки иэ буферного запоминающего блока в основное заломинающее устройство только при выводе данной строки из буферного запоминающего блока.На чертеже изображена схема система для управления ассоциативным запоминающим устройством, где обозначено: основное запоминающее устройство 1, процессор 2, буферный запоминающий блок 3 состоящий нз множества строк с множествои слов в каждой, блок ассоциативных регистров 4, блок сравненйя адресов 5, блок управления 6, устройство 7 преобразования адресов, устройство 8 определения свободной строки и устройство 9 ойределения соответствия сВободной строки.устройство 8 определения свободной строки состоит иэ регистра 10 занятости строк, элемента И 11, приоритетной схемы опроса 12, элемента И 13.Устройство 9 определения соответствия свободной строки состоит из регистра 14 соответствия, ряда элементов И 15 по одному на каждый триггер соответствия, двух элементов Иб 10 1 б 9( 16, 17 на обоих плечах каждого триггера, двух элементов ИЛИ 18 и 19,Система для управления ассоциатн.- ным запоминающим устройством работает следующим образом.Информация для каждой строки буферного эапоминакщего блока считывается из основного запоминающего устройства 1 целой строкой. В блоке ассоциативных регистров 4 запоминаются адреса строк основного запоминающего устройства с информациея, 4 инаемой в,буферном запомннакщем блоке 3. Адреса строк ассоцна"тивных регистров состоят из номерастраницы и номера строки в странице.В момент обращения к буферному запоминающему блоку 3 процессор 2 записывает адрес иа адресный регистр (начертеже отсутствует) числе (в случаезаписи) иа чиСловой регистр (на чертеже отсутствует) и подает ряд управляющих сигналов в блок управления б. Адрес с адресного регистра посту-пает в блок сравнения адресов 5, Адреса с ассоциативных регистров 4 поступают в блок сравнения адресов 5.Блок управления 6 подает сигналопроса в, блок сравнения адресов 5.Нри наличии нужного адреса (естьссвпадение в блоке сравнения адресов 5) иэ блока управления 6 и блока 5 подаются сигналы коммутации в буферный запоминающий блок 3.При отсутствии нужного адреса сблока сравнения адресов 5 и с блока управления 6 поступают сигналы опроса приоритетной схемы в устройство 8 определения свободнОй строки.Сигнал с выхода приоритетной схемы 12 устройства 8 определения свободной строки поступает в устройство9 определения соответствия свободной строки.Сигнал наличия или отсутствия соответствия.поступает в блок управления б. По сигналу от блока управленияб в случае соответствия с адресногорегистра, а в случае несоответствйяс блока ассоциативных регистров 4,адрес (номер страницы и номер строки) поступает э устройство 7 преобразования адресов, где осуществляется сравнение номера страницы адреса с номерами страниц в таблице соответствия (иа схеме не показано) и если есть (произошло совпадение), то на регистре физического адреса (на схеме непоказан) формируется физический адресосновного запоминакщего устройства 1. По этому адресу в случае соответствия считывается строка из основного запоминающего устройства 1 в буферный запоминающий блок 3, а в слу 6 чае несоответствия происходит записьиэ буферного запоминающего блока 3 в основное запоминакщее устройство 1 только той части слов строки, которая была изменена процессором 2 в процессе работы, т.е. имеет признак несоответствия.Использование рассмотренной системы управлении позволит до минимума сократить количество обращений в основное запоминающее устройство и в случае использования быстродействующих элементов в построении буферного запоминающего блока повысить производительность вычислительной машины,1 О формула изобретения Система для управления ассоциативным запоминающим устройством, содержащая основное запоминающее устройство и процессор, соединенные двусторон- ЯО ними связями с буферным запоминающим блоком, управляющий вход которого подключен к первому выходу блока управления, второй выход которого соединен с управляющим входом блока ассоциативных регистров, первый выход которого соединен с первым входом блока сравнения адресов, второй вход которого соединен с выходом процессора, третий вход с третьим выходом блока управле О ния, первый выход подключен к первому входу блока управления, второй вход и четвертый выход которого соединены с соответствующими выходом и входом процессора, о т л и ч а ю щ а яс я тем, что, с целью повышения производительности работы системы, в неевведены устройства преобразования адресов, определения свободной строкии определения соответствия свободнойстроки, причем первый и второй выходыустройства преобразования адресов соединены соответственно с входом основного запоминающего устройства и третьим входом блока управления, входысоединены соответственно с выходом прсцессора, пятым выходом блока управления и вторым выходом блока ассоциативных регистров, первый, второй и третийвходы устройства определения свободной строки подключены соответственнок шестому и седьмому выходам блокауправления и ко второму выходу блокасравнения адресов, выход .соединен спервым входом устройства определениясоответствия свободной строки, второй и третий входы которого соединены с восьмым и девятым выходами блока управления, выход подключен к четвертому входу блока управления.Источники информации, принятые вовнимание при экспертизе:1. Г.Кагцан., Вычислительные машины системы. 370, изд. ффИир,Москва, 1974, с. 260-264.2. Патент СПИ 93611315, кл. 340-172 1971,585496 Составитель Й,гереновТехред Н,йндрейчук Корректор А,.Пакида редактор Л.Хлудова Филиал ППП Патент, г.ужгород, ул.Проектная, 4 Заказ 5049/39 Тираж 8181 Подписное ЦНИИПИ Росударственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Иосква, Ж, Раушская наб., д, 4/5