Устройство управления блоками памяти

(51)5 С 06 Р 12/02 ОПИСАНИЕ ИЗОБРЕТЕНИЯ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР 9 947866, кл. С 06 Р 13/00, 1980.Авторское свидетельство СССР В 1 298799, кл. С 06 С 7/00, 1985.(54) УСТРОЙСТВО УПРАВЛЕНИЯ БЛОКАМИ ПАМЯТИ(57) Изобретение относится к вычислительной технике и может быть использовано при разработке устройств управления блоками памяти, используемых в составе процессора цифровой вы 2числительной машины, Цель изобретения - повьшение быстродействия устройства. Устройство содержит регистр1 номера блока, схемы 2 сравнения, дешиФратор 3, элемент ИЛИ 4, элементИ-НЕ 5, первый 6, второй 7 элементыИ, регистр 8 адреса, группу. 9 элементов И по числу управляемых блоков памяти, первую группу 10 элементов ИЛИ,регистр 11 информации, элемент НЕ 12,синхронизатор 13, включающий триггер14 и элемент 15 задержки, первуюгруппу триггеров 16, вторую группутриггеров 17, вторую группу 18 элементов ИЛИ, Устройство обеспечиваетвозможность смены адреса и сигналазаписи-чтения сразу после приема имсигнала обращения. 3 ил,Изобретение относится к вычислительной технике и может быть использовано при разработке устройств управления блоками памяти, используемых в составе процессора цифровой вычислительной машины.Цель изобретения - повышение быстродействия устройства.На фиг. 1 приведена Функциональная схема устройства.; на Фиг. 2 схема регистра адреса; на фиг. 3 - временная диаграмма работы устройства,Устройство содержит регистр номера блока 1, схему 2 сравнения, дешиф ратор 3, эдемент ИМ 4, элемент И-НЕ 5, первый 6 и второйэлементы И, регистры 8 адрес, группы 9 элементов И по числу управляемых блоков памяти, первую группу 10 элементов 20 ИЛИ, регистр 1 информации, элемент НЕ 12, синхронизатор 13, включающий триггер 14 и элемент 15 задержки, первую группу триггеров 16, вторую группу триггеров 17, вторую группу 18 25 элементов ИЛИ, Первый 1 9 и второй 20 адресные входы устройства, входы 21 , сигнала записи-чтения, вход 22 сигнала обращения, вход 23 общего сброса устройства. Выход 24 сигнала занятости, информационный выход 25 устройства и по количеству блоков памяти выходы 26 адресные и записи-чтения, выходы 27 сигналов обращения и информационный вход 28 устройства от соответствующих блбков памяти (не по 35 казаны) .Регистр 8 адреса (Фиг,2) в каждом разряде содержит ВВ-триггер 29 с входной логикой, выполненной на элементах И-НЕ 30 и 31 . Причем вход первого элемента И-НЕ 30 является инФормационным входом регистра 8, а выход соединен с установочным входом(8-входом) КЯ-триггера 29 и первым 45 входом второго элемента И-НЕ 31, Выход второго элемента И-НЕ 31 соединен с входом броса КЯ-триггера 29.Вторые входы элементов И-НЕ 30 и 31,всех разрядов регистров регистра 8объединены и соединены через элементНЕ 32 с входом запрета приема регистра 8. Перед началом работы устройство приводится в исходное положение по 55 дачей на вход 23 сигнала сброса, который с входа 23 поступает на входы сброса триггеров 1 б н триггер 14 синхронизатора 3, Триггера 17 приводятся в исходное состояние сигналом логического нуля, поступающего с выхода элемента 15 задержки синхронизатора 13 на входы сброса триггеров 17, Так как синхронизатор 13 находится в исходном состоянии, то с его выходов через последовательно соединенные элементы ИЛИ 4 и И-НЕ 5 на шину 24 выдается сигнал высокого уровня, оповещающий, например, процессор о том, что блоки памяти свободны и ему разрешается с ними работать (процессор и блоки памяти не показаны).Устройство работает следующим образом,На первый адресный вход 19 подается код адреса, определяющий номерблока памяти, к которому производитсяобращение. На второй адресный вход20 подается адрес ячейки блока памяти, а по шине 21 - сигнал записиили чтения (высокий или низкий уровень сигнала). Затем по входу 22 подают сигнал обращения на второй входэлемента И б. Так как синхронизатор13 находится в исходном состоянии,то сигналами с его выхода через элемент ИЛИ 4 н элемент И-НЕ 5 элемент И 6 От-,крыт по первому входу, По третьему входуэлемент И 6 открыт сигналом с инверсного выхода триггера 4 синхронизатора 1 3. Сигнал обращения с шины 22проходит через элемент И 6 на стробирующий вход дешифратора 3,В зависимости от кода, поступающего с шины 9 на инФормационныевходы дешифратора 3, на одном из еговыходов вырабатывается сигнал низкогоуровня, который устанавливает соответствующий триггер 16 и через элемент И 7 триггер 14 синхронизатора13, При запуске триггера 14 синхронизатора 13 сигнал с его инверсноговыхода блокирует элемент И 6, обеспечивая надежную защиту устройства отпреждевременного повторного обращения к нему. Кроме того, передним Фронтом сигнала с прямого выхода триггера14 производится прием кода. адреса сшины 19 в регистр номера блока 1.При этом на схеме 2 сравнения происходит сравнение кодов, поступающихс шины 19 и выхода регистра номераблока 1 и на ее выходе вырабатывается сигнал высокого уровня, поступающий на первый вход элемента И-НЕ 5.входу. Соответственно на шину 24 в, процессор не выдается сигнал о приеме от него обращения к памяти. Это обеспечивает надежную работу устройства и не требует жесткой синхрони 5 зации с процессором, При повторном обращении к одному и тому же блоку памяти на схеме 2 сравнения произойдет сравнение кодов с ее выхода на 10 второй вход элемента И-НЕ 5 пос- тупает сигнал логической единицы (Фиг.З). Так как синхронизатор не окончил работу, то через элемент ИЛИ 4 на вход элемента И-НЕ 5 также поступает сигнал логической единицы. При этом элемент И б закрыт по первому входу, а на вину,24 выдается сигнал занятости блоков памяти.Сигнал занятости снимается только после полной отработки синхронизатором временной диаграммы.В режиме записи в устройство данные могут подаваться через последо вательно соединенные буФерный и входной регистры (не показано) . При этом сигналы управления регистрами снимаются с выхода триггера 14 и элемента 15 задержки синхронизатора 13.Ф о р м у л а и з о б р е т е.н и яУстройство управления блоками памяти, содержащее регистр номера блока, регистр инФормации, схему сравне 35 ния, дешифратор, первый и второй элементы И, элемент И-НЕ, первую группу элементов ИЛИ, И регистров адреса и Б групп элементов И (М - количест 40 во подключаемых к устройству блоков памяти), синхронизатор, включающий триггер и элемент задержки, причем прямой выход триггера синхронизатора соединен с входом элемента задержки, первыйадресный вход устройства соединен с инФормационными входами регистра номера блока, дешифратора ипервым входом схемы сравнения, второй вход которой соединен с выходом регистра номера блока, выход схемы сравнения соединен с первым входом элемента И-НЕ, выход которого соединен с первым входом первого элемента И и является выходом занятости устройства, второй вход первого элемента И соединен с входом обращения устройства, выход первого элемента И соединен с входом стробирования дешифратора, первые инФормационныевходы всех регистров адреса соединеньгс вторым адресным входом устройства,вход записи-чтения которого соединенс вторыми информационными входамивсех регистров адреса, выходы которыхявляются выходами адреса и записичтения устройства для подключения кодноименным входам соответствующихблоков памяти, К-й инФормационныйвход устройства (К = 1, Б) соединенс первыми входами элементов И К-йгруппы, выходы элементов И всех группсоединены с соответствующими входамиэлементов ИЛИ первой группы, выходыкоторых соединены с инФормационнымивходами регистра информации, выходкоторого является информационным выходом устройства, о т л и ч а ю щ ее с я тем, что, с целью повышениябыстродействия, в него введены элемент ИЛИ, первая и вторая группытриггеров, вторая группа элементовИЛИ, элемент НЕ, причем вход общегосброса устройства соединен с входомсброса триггера синхронизатора ипервыми входами сброса триггеров первой группы, входы установки которыхсоединены с соответствующими разрядами выхода дешифратора и входамивторого элемента И, выход которогосоединен с входом установки триггерасинхронизатора, информационный входтриггера синхронизатора соединен свходом логического нуля устройства,а синхровход - с выходом элементазадержки, входом элемента НЕ, входами сброса триггеров второй группы ипервым входом элемента ИЛИ, второйвход которого соединен с входом записи регистра номера блока и прямымвыходом триггера синхронизатора, инверсный выход которого соединен стретьим входом первого элемента Ии синхровходами всех триггеров второй группы, информационные входы которых соединены с прямыми выходамисоответствующих триггеров первойгруппы и первыми входами соответствующих элементов ИЛИ второй группы, выход К-го элемента ИЛИ второй группы(К = 1, Х) соединен с входом запретаприема К-го регистра адреса и является К-м выходом обращения устройства, прямой выход К-го триггера второйгруппы соединен с вторым входом К-гоэлемента ИЛИ второй группы и вторымивходами элементов И К-й группы, выход5 . 15629 На его втором входе сигнал также имеет высокий уровень, так как синхронизатор 13 запущен.На выходе элемента И-НЕ 5 выраба 5 тывается сигнал низкого уровня, который закрывает элемент И 6 по первому входу, а по шине 24 оповещает процесор о приеме от него сигнала обращения и занятости блоков памяти. При этом процессор (не показан) может снять сигнал обращения и начать Формирование нового кода адреса .При отсутствии сигнала запрета приема на входе регистра 8 адреса с выхода элемента НЕ 32 выдается сигнал высокого уровня логической единицы, который открывает элементы И-НЕ 30 и 31 по второму входу. При этом адрес с шины 20 и сигнал записи-чте ния с шины 21 проходят через элементы И-НЕ 30 на Я-входы, а через элементы И-НЕ 30 и 31 - на К-входы КЯ-триггеров 29 регистра 8, Триггера 29 регистра 8 повторяют код, поступающий 25 на вход регистра 8, который с их выходов поступает на соответствующий выход 26 устройства и далее на адресный вход и вход записи-чтения соответствующего блока памяти. 30При запуске триггера 16 сигнал с его прямого выхода поступает на инФормационный вход триггера 1 7, а через элемент ИЛИ 18 - на вход запрета приема регистра 8 адреса. При этом35 сигнал с выхода элемента НЕ 32 меняет свое значение и закрывает элементы И-НЕ 30 и 31 по второму входу, Фиксируя значение кода адреса и сигнал записи-чтения втриггерах 29 регистра 8 и запрещая их изменение при изменении кода адреса на шине 20 и сигнала записи-чтения на шине 21,Кроме того, сигнал с выхода элемента ИЛИ 18 поступает на выход 27 и 45 далее на вход обращения соответствующего блока памяти.При запуске триггера 34 синхронизатора 13 сигнал с его прямого выходапостуцает на вход элемента 1 5 задерж ки. Время задержки на нем выбрано примерно равным половине времени выборки (записи). Сигнал с выхода элемента 1 5 задержки поступает на синхровход триггера 14, информационный вход которого соединен с нулевой шиной. Передним фронтом сигнала с выхода эле.мента 15 задержки триггер 14 сбрасывается и открывает элемент И 6. При 20 6этом синхронизатор 13 готов для приеема следующего сигнала обращения.При появлении на выходе элемента 15 задержки сигнала (логическая единица) прекращается сброс триггеров 17. Передним фронтом сигнала с инверсного выхода триггера 14 синхронизатора 13 производится прием кода в триггер 1 7 из триггера 1 6. Из возбужденного триггера 16 в триггер 17 принимается логическая единица, при этом с инверсного выхода триггера 17 поступает сигнал логического нуля на сброс КЯ-триггера 16, При сбросе триггера 16 сигнал обращения на шину 27 и сигнал запрета приема в регистр 8 Формируется далее по длительности от сигнала, поступающего с прямого выхода триггера 1 7 на второй вход элемента ИЛИ 18. Одновременно этот же сигнал с прямого выхода триггера 17 поступает на вторые входы элементов И соответствующей группы 9 и открывает их для прохождения с шины 28 считанной информации из возбужденного блока памяти на входы элементов ИЛИ группы 10. С их выхода считанные данные поступают на информационные входы регистра 11 инФормации.Задним фронтом сигнала с выхода элемента НЕ 12 прсизводится прием данных в регистр 11 и передача их на шину 25 устройстваПодача на устройство нового значения адреса возможна после установки триггера 14 синхронизатора 13. Одновременно при этом блокируется изменение кода адреса в возбужденном регистре адреса установкой соответствующего триггера 16. При подаче нового кода адреса к другому блоку памяти на схеме 2 сравнения не происходит и на выходе этой схемы вырабатывается сигнал логического нуля, который через элемент И-НЕ 5 открывает по первому входу элемент И 6 и выдает сигнал по шине 24 о незанятости соответствующего блока памяти, т.е. разрешение на обращение к устройству со стороны, например, процессора. Однако при выставлении процессором сигнала обращения иа шину 22 устройства последнее воспримет этот сигнал только после отработки временного интервала элементом 15 задержки и сбросом соответственно триггера 14 синхронизатора .3 (фиг.З), сигнал с которого открывает элемент И 6 по третьему9 15 б 2920 1 Оэлемента НЕ соединен с вховходом записи та ИЛИ соединен с вторым входом элерегистра инФормации, а выход элемен- мента И-НЕ ЙЯЖра тавитель Л . Ивано Техред Л,Сердюкова Н, Ревская Коррек Рогулич едакт Об 5 Тираж 558Государственного комитета по изобретения113035, Москва, Ж, Раушская Зак ВНИИ одписно КНТ С и открытиямб., д, 4/5 Производственно-из Обрщ Г Адрес ГО 1 У ТВ М тельский комбинат "Патент", г.ужгород, ул. Гагарина 11