Параллельный сумматор

Сева Советсииа Сациалистическик Реснубпии/385 Гвввдврвтввввыб веавтв Веввтв Ввввтрев 66 ВР вв деева ввебрвтвввб в втврытвй) Заявитель бое конструкторское бюро вычислительной техник Рязанского радиотехнического институтаПАРАЛЛЕЛЬНЫЙ СУИМАТО вью тизобретение относится к области числительной техники и предназначен для использования в узлах ЭВМ и цифровой автоматики.Известны параллельные двоичные сумматоры накапливающего типа со сквозным переносом, содержащее триггерный регистр, элементы И и ИЛИ, образующие схемы формирования собственных переносов, поразрядных сумм и сквозных пере" 10 носов1 б.Существенным недостатком таких сумматоров является их критичность к длительности тактовых импульсов.Известен параллельный сумматор, со держащий в каждом разряде счетный триггер, выполненный на триггерах с разделительными входами, элементы И и ИЛИ, причем первые входы первого и второго элементов И соединены соответ ственно с первой и второй тактовыми шинами, а вторые входы - соответственно с входом разряда слагаемого и с входом переноса из младшего разряда, выходы их подключены к входам первого элемента ИЛИ, выход которого подключен к входу счетного триггера, вход разряда слагаемого соединен с первым входом третьего элемента И, ,второй, вход которого соединен с выхо" 30 дом первого триггера с раздельнымивходами, а выход - с первым входомвторого элемента ИЛИ, второй вход которого соединен с выходом четвертогоэлемента И, первый вход которого соединен с входом переноса из младшегоразряда, а второй вход - с инверснымвыходом первого триггера с раздельными входами, выход третьего триггерас раздельными входами является выходом данного разряда сумматора 12).Функционирование известного устройства может сопровождаться явлениемсостязаний, вызванных разбросами длительностей срабатывания входящих всумматор элементов и возникающих впереходные периоды в структуре усройства.Целью изобретения является повьввение помехоустройчивости устройства.Достигается это тем, что третийвход третьего элемента И соединен синверсным выходом второго триггера сраздельными входами,На чертеже приведена схема двухразрядов параллельного сумматора.Предлагаемое устройство содержитэлементы И 1 и 2, элемент ИЛИ 3, счетный триггер 4, выполненный на триггерах 5, б и 7 с раздельными входами,каждый иэ которых выполнен из двух элементов И-НЕ, элементы И 8 и 9 и элемент ИЛИ 10Первая тактовая шина 11 подключенапервому входу элемента И 1, вторая тактовая шина 12 - к первомУ входу элемента И 2. Вторые входы элементов И 1 и 2 соединены соответственно д входом разряда слагаемого 13, с входами элементов И 8 и 9 и с входом переноса из младшего разряда 14. С выхода элемента ИЛИ 10 снимается сигнал переноса из данного разряда 15, Сигнал суммы снимается с прямого выхода триггера 7.6Суммирование чисел осуществляется в два такта. В первом такте формируются поразрядные суммы Я и переносы С сформированные непосредственно в 4 ых разрядах и происходит.,распространение переносов вдоль цепи сквозного 20 переноса, состоящей из элементов И 8, 9 и ИЛИ 10.Во втором такте переносы, распространявшиеся вдоль цепи сквозного переноса, поступают на входы счетных Щ триггеров соответствующих разрядов сумматора и изменяют их состояние.Поскольку информационные управляющие сигналы с инверсного выхода триггеров 6 в момент тактового воздейст вия не изменяются, то между разрядами сумматора исключены состязания входящих в него элементовформула изоьретенияПараллельный сумматор, содержащийв каждом разряде счетный триггер, выполненный на триггерах с раздельными входами, элементы И и ИЛИ, причем первые входы первого и второго элементов И соединены соответственно с первой и второй тактовыми шинами, а вторые входы - соответственно с входом разряда слагаемого и с входом переноса из младшего разряда, выходы их подключены к входам первого элемента ИЛИ, выход которого подключен к входу счетного триггера, вход разряда слагаемого соединен с первым входом третьего элемента И, второй вход которого соединен с выходом первого триггера с раздельными входами, а выход - с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с входом переноса из младшего разряда, а второй вход - с инверсным выходом первого триггера с раздельными входами, выход третьего триггера с раздельными входами является выходом данного разряда сумматора, о т л и ч а ю щ и й с я тем, что, с целью повьийения помехоустойчивости сумматора, третий вход третьего элемента И соедйнен с инверсным выхо- дом второго триггера с раздельными входаМи.Источники информации, принятые во внимание при экспертизе1. Папернов А.А., Логические основы ЦВТ, И., Советское радир, 1972, с. 159 рис. 14.2. Авторское свидетельство СССР9 510713, кл. 0 06, Р 7/385, 1973.595494 тель В.ВереН.Андрейчук Соста Техре акида т Е.ГО Реда 4 5 Филиал ППП Патент, г. Ужгород, ул. Проектная,акаэ 5049/39 ЦНИИПИ Государствен по дел 113035, Москогом иа,ираж 818омитета Совета Мини бретений и открытий 35, Раушская наб.,дписноеров ССС