Устройство для сопряжения процессоров с каналами ввода вывода

О П И С А Н И Е 1 526881ИЗОБРЕТЕНИЯ Союз Советских Социалистических РеспубликК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ б 1) лнительное к авт. свпд-ву 02,75 (21) 2103334(24 1) М. Кл."-6 06 Г 3/04 2 Заявлено с присоединением заявкидарственныи комите Приор ите Совета Министров СССРло делам изобретений 53) УДК 681.325(088,8.08.76, 1 моллетень3 уоликовао открытн ата опубликования описания 15.09.7 б 72) Авторы изобретения К. 1) Заявитель УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРОВ С КАНАЛАМИ ВВОДА-ВЫВОДА Изобретение относится к области вычислительной техники, в частности к устройствам сопряжения процессоров и каналов, и может быть использовано при построении многопроцессорных вычислительных систем с общим парком каналов.Известно устройство для сопряжения каналов ввода-вывода и процессора, содержащее блок обработки запросов и приоритета, блок приема команды и организации прерывания, блок фиксации ситуации и тестов локализации неисправностей 1.Недостатком известного устройства является невозможность работы каналов ввода-вывода более, чем с одним процессором, что приводит к сужению функциональных возможностей устройства.Наиболее близким к пзобретепшо по технической сущности и достигаемому результату является устройство, содержащее блок связи с каналами, первый и второй блок связи с процессорами, причем первая, вторая и третья группа входов-выходов устройства соединены соответственно с группой входов-выходов блока связи с каналами, с группами входов-выходов соответственно первого и второго блоков сгязи с процессорами, псрьый, второй и третий входы первого и второго блоков связи с процессорами соединены соответственно с первым, вторым и третьим выходами блока 2связи с каналами, четвертый и пятый выходы которого соединены с четвертыми входами соответственно первого и второго блоков связи с процессорами, первый и второй входы блока связи с каналамп соединены с первыми выходами соответственно первого и второго блоков связи с процессорами, третий и четвертый входы блока связи с каналами соединены со вторыми выходами соответственно первого и вто рого блоков связи с процессорами 2,Недостатком известного устройства являются ограниченные функциональные возможности, обусловленные тем, что устройство не обеспечивает возможности одновременной ра боты нескольких каналов ввода-вывода с несколькими центральными процессорамп.Цель изобретения - расширение функциоаных возможпостеи устроства оез введения дополнительных команд.2 д Поставленная цель достигается тем, чтоустройство содержит дополнительные блоки связи с процессорами, причем пятые входы всех блоков связи с процессорами соединены с шестым выходом блока связи с каналами, 25 первый, второй, третий выходы которого соединены соответственно с первыми, вторыми, третьими входам п дополнительных блоков связи с процессорами, первые и вторые выходы которых соединены соответственно с пер- ЗО вой и второй группами входов блока связис 1;аналами, группы гыхо 1 ов которого соедине С 1 ЕТВС Р ГЫ 1ОДс ъ И ДОИОЛ Н 1 тЕ,1 И Ыблоков сВ 51 зи с процессорам 1,1 эу 111)1 1 ходов-выходов этих блоков сосдшсиы с соотие 1- ствующими группами входоь устройства. В устройстВе Олок сВязи с канелами содсржит регистр адреса, регистр информации, узе; синхронизации и приоритета, узлы выдачи инструкций, сигналов прерывания, формирова 1 гия кода условия и ассоциативную память, причем с первого по пятый входы группы входов-выходов блока соединены с первыми Входами соответственно узла сигналов прерывания, узла выдачи инструкций, узла синхронизации и приоритета, регистров информации и адреса, первый и второй Выходы группы Входов-выходов блока соединены с первыми выходами соответственно узла выдачи инструкций и регистр информации, выходы регистра адреса, узла выдачи инструкций, узла сигналов прерывания, узла формирования кода условия соединены соответственно с первым, вторым, третьим и шестым выходами блока, четвертый и пятый выходы и группа выходов которого соединены с выходами узла сипхронизации и приоритета, первый, второй входы и первая группа входов блока соединены с группой входов регистра информации, третий, четвертый входы и вторая группа входов соединены с группой входов узла выдачи инструкций, второй вход, первый и второй выходы узла синхронизации и приоритета соединены соответственно со вторым выходом регистра информации, со Вторыми входами регистра информации и регистра адреса, вторые Вход и выход узла выдачи инструкций соединены с первыми выходами и входом ассоциативной памяти, вторые вход и выход которой соединены соответственно с первым и со вторым входами узла сигналов прерывания.На чертеже представлена блок-схема устройства.Устройство для сопряжения процессоров с каналами ввода-вывода содержит блок 1 связи с каналами, блока 2 - 2 связи с процессорами, регистр 3 адреса, регистр 4 информации, узел 5 синхронизации и приоритета, узел 6 выдачи инструкций, узел 7 сигналов прерывания, узел 8 формирования кода условия, ассоциативную память 9, процессорный регистр 10 адреса, процессорный регистр 11 информации, узел 12 синхронизации обмена, узел 13 приема инструкций, узел 14 выдачи сигналов прерывания группы 15, - 15 входов-выходов устройства, входы 16 - 20 (с первого по пятый соответственно) первой группы входов-выходов устройства, первый 21 и второй 22 выходы первой группы входов-выходов устройства, выходы 23, - 23, 24 - 24, 251 - 25, 26 - 26, 27, - 27 соответствующих групп входдо-ввыхдов устройства, входы 28, - 28 29, - 29 соответствующих групп входов-выходов устройства,Устройство для сопряжения процессоров с 10 15 20 25 30 35 40 45 50 55 60 65 каналами Ввода-Вывода работает следующим ООраЗом.К гру 11 с 15, входов-Выходос гройсгИа подключаются каналы ввода-вывода (мульт 11- илексиые и селекторные). Параллельная работа этих каналов обеспечивается за счет стандартных аппаратных средств (схем приоритетов), имеющихся В каналах.К блокам 2, - 2, количество которых соотвстствуст числу центральных процессоров, через группы 15 - 15 подключаются центральные процессоры со своей оперативной памятью. Работа нескольких центральных процессоров с устройством сопряжения обеспечивается средствами коммутации и приоритетов, закладываемыми в устройство сопряжения.Поступившая по входу 291 от центрального процессора инструкция фиксируется узлом 13 приема инструкций. При отсутствии инструкций в узлах 13 других блоков 2 - 2, с более высоким приоритетом инструкция передается в узел 6 выдачи инструкции блока 1 связи с каналами. По адресу канала и внешнего устройства, содержащихся в инструкции, следует обращение в память 9. Если в памяти 9 есть зафиксированный при использовании предыдущей инструкции признак, что требуемое внешнее устройство занято, в приславший инструкцию центральный процессор выдается код уловия занято через узел 8 формирования кода условия и узел 13 на выход 26,. В памяти 9 фиксируется признак обращения к этому внешнему устройству. В случае, если в памяти 9 нет признака занятости адресуемого внешнего устройства, инструкци из узла 6 пересылается на выход 21 и далее каналу, Полученный из канала по входу 17 код условия через узел 6 и узел 13 соответству 1 ощего блока 2, - 2 связи с процессором, приславшим инструкцию, передается на выход 26, и далее этому процессору.При необходимости чтения информации из центральнои оперативной памяти адрес ячейки с входа 20 поступает в регистр 3 адреса ячейки центральной оперативной памяти, а запрос с ьхода 18 поступает в узел 5 синхронизации и выдачи запроса обращения к центральной оперативной памяти.В зависимости от значения старших разрядов адреса ячейки этот адрес направляется на выходной регистр 10 адреса ячейки центральной оперативной памяти, а запрос - в узел 12 синхронизации обмена с центральной оперативной памятью соответствующего блока 21 - 2 связи с процессором. Далее адрес выдается на выход 231, Выбранная информация с входа 2 Я принимается на регистр 11, далее на канальный регистр 4 и выход 22 информации.При необходимости записи информации в центральную оператиш 1 ую память адрес ячейки с входа 20 поступает в регистр 3, информация с входа 19 - в регистр 4, запрос с входа 18 - в узел 5. В зависимости от значения старших разрядов адреса адрес ячейки, информация и запрос направляются соответст 52688145 50 55 60 65 венно на регистры 10, 11 и узел 12 блока 21 и далее на выходы 23 24 25. После фиксации адреса информации регистры 3, 4 и узел 5 готовы для приема следующего запроса.Если внешнее устройство имеет возможность иядавать инициатнвцыс прерывания, необходимо предварительно по инструкции, например проверить ввод-вывод в памяти 9, зафиксировать признак обращения к этому внешнему устройству от данного процессора. Выданные этим внешним устройством сигналы прерывания будут направляться тем процессорам, для которого в памяти 9 зафиксирован такой признак.Признаки стираются в памяти 9 по инструкции остановить ввод-вывод. При выдаче прерывания сигнал прерывания с входа 16 поступает в узел 7 сигналов прерывания и в память 9. В памяти 9 определяется по адресу внешнего устройства какому (каким) процессору оно должно быть направлено, По сигналу из памяти 9 прерывание из узла 7 передается узлу 14 выдачи сигналов прерывания. Узел 14 выдает сигнал прерывания на выход 27 ьУстройство для сопряжения значительно расширяет функциональные возможности вычислительной системы, в состав которой оно входит. Устройство позволяет подключить каналы ввода-вывода (мультиплексные и селекторные) однопроцессорных вычислительныхцентральнымрам. При этом обеспечивается возможность одновременной (мультиплексной) работы нескольких центральных процессоров с несколькими каналами ввода-вывода и соответственно через них с любыми внешними устройствами, подключенным к этим каналам. Этим достигается возможность получения общего поля внешних устройств для нескольких центральных процессоров, повышенные характеристики вычислительной системы, оптимизации ее структуры и возможность лучшего распределения как внешних устройств, так и производительности центральных вычислителей и системы в целом, Вышеуказанные возможности реализуются без доработки аппаратуры и введения специальных команд (доработки математического обеспечения) в стандартные каналы ввода-вывода и центральные процессоры однопроцессорных вычислительных систем (например ЕС ЭВМ), что является самым существенным достоинством предлагаемого технического решения. И так, предлагаемое устройство расширяет функциональные возможности и позволяет проектировать многопроцессорные вычислительные системы (в части подключения каналов ввода-вывода к нескольким ценральнм процессорам и создания общего поля внешних устройств) из технических средств однопроцессорных вычислительных систем без доработки их (существующего) математического обеспечения,5 10 15 20 25 30 35 40 Формула изобретения 1. Устройстго для сопряжения процессоров с каналами ввода-вывода, содержащее блок связи с кацаламп, первый и второй блоки связи с процессорами, причем первая, вторая и третья группы входов-выходов устройства соединены соответственно с группой входов-выходов блока связи с каналами, с группами входов-выходов соответственно первого и второго блоков связи с процессорами, первый,второй и третий входы первого и второго блоков связи с процессорамц соединены соответственно с первым, вторым и третьим выходами блока связи с каналамц, четвертый и пятый выходы которого соединены с четвертыми входамц соответственно первого и второго блоков связи с процессорамц, первый и второй входы блока связи с каналами соединены с первыми выходами соответственно первого и второго блоков связи с процсссорамц, третий и четвертый входы блока связи с каналами соединены со вторыми выходами соответственно первого и второго блоков связи с процессорами, отлич а ющееся тем, что, с целью расширения функциональных возможностей устройства, оно содержит дополнительные блоки связи с процессорами, причем пятые входы всех блоков связи с процессорами соединены с шестым выходом блока связи с каналами, первый, второй и третий выходы которого соединены соответственно с первыми, гторыми и третьими входами доцолцитсл цых блоков связи с процессорами, первые и вторые выходы которых соединены соответственно с первой и второй группами входов блока связи с каналами, группа выходов которого соединена с четвертыми входами дополнительных блоков связи с процессорами, а группы входов-выходов этих блоков соединены с соответствующими группами входов устройства,2. Устройство по п. 1, отличающееся тем, что блок зи с каналам содержт регистр адреса, регистр информации, узел синхронизации и приоритета, узлы выдачи инструкций, сигналов прерывания, формирование кода условия и асоциативную память, причем с первого по пятыи входы группы входов-выходов блока соединены с первыми входами соответственно узла сигналов прерывания, узла выдачи инструкций, узла синхронизации и приоритета. регистров информации и адреса, первый ц второй выходы группы входов-выходов блока соединены с первыми выходами соответствецно узла выдачи инструкций и регистра информации, выходы регистра адреса, узла выдачи инструкций, узла сигналов прерывания, узла формирования кода услозия соединены соответственно с первым, вторым, третьим ц шестым выходами блока, четвертый и пятый выходы и группа выходов которого соединены с выходами узла синхронизации н приоритета, первый, второй входы и первая группа входов блока соединены с526881 соединены соответственно с первым и со вторым входами узла сигналов прерывания. Источники информации, принятые во внимание прп экспертизе:1. Вопросы радиоэлектроники, серия Электронная вычислительная техника; вып. 1, 1973, с. 89, рис, 5.2. Специализированный вычислительный комплекс. Техническое описание. ЩК 1.700.010. Т 01, ред. 2 - 73 (прототип).,г ашахметованенкоКорректор Е. Хмелев Сосгавителв Ф. вред 3. Сухано 1 зедакто ПодписноеССР Тираж 864тета Совета Министгий и открытийашская наб., д. 4 5 Изд. М 1641 П 11 Государственного ком но делам изобрете 113035, Москва, Ж, Заказ 207016",Е 1 И Типография, пр. Сапунова, 2 групон входов регистра информации, третий, четвертый входы и вторая группа входов соединены с группой входов узла выдачи инструкций, второй вход, первый и второй выходы узла синхронизации и приоритета соединены соответственно со вторым выходом регистра информации, со вторыми входами регистра информации и регистра адреса, вторые вход и выход узла выдачи инструкций соединены с первыми выходом и входом ассоциативной памяти, вторые вход и выход которой Г27 И г -- 3