Устройство для умножения матриц
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 1807499
Авторы: Аванесян, Айдаров, Антоненков
Текст
(5 ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕН ТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР Иг 1471201, кл. С 06 Р 15/347, 1987.Авторское свидетельство СССР М 1418749, кл. 6 06 Г 15/347, 1987, (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ МАТРИЦ(57) Изобретение относится к вычислительной технике и может быть использовано в задачах обработки информации для перемножения матриц исследуемого и опорногоаР сигналов. Цель изобретения - сокращение аппаратурных затрат за счет снижения объема памяти. Устройство содержит Р блоков 1 памяти, две группы по Р регистров 2 и 4, Р двухвходовых сумматоров 3, многовходовые сумматоры 5, мультиплексоры 6 и блок 7 управления, Устройство выполняет перемножение матриц табличным способом. Снижение объема памяти достигнуто за счет записи в блоки памяти не всевозможных произведений элементов матриц А и В, как в аналогичных известных устройствах, а лишь только результатов умножения каждого элемента матрицы В на 2" операндов, где г - разрядность элементов матрицы А. Причем указанные 2" операндов равны для всех элементов матрицы В, 3 ил.043л аЛИзобретение относится к вычислительной технике и может быть использовано в задачах обработки информации для перемножения матриц исследуемого и опорного сигналов.Цель изобретения - сокращение аппаратурных затрат устройства за счет снижения объема памяти.На фиг. 1 приведена функциональная схема устройства(при Ед = 3 ив = 2); на фиг.2 - функциональная схема блока управления; на фиг, 3 - временные диаграммы, иллюстрирующие работу устройства.Устройство для умножения матриц (фиг.1) содержит Р блоков памяти 1,1-1.6, Р регистров 2.1-2,6 второй группы, Р двухвходовых сумматоров 3.1 - 3.6, Р регистров 4.1-4.6 первой группы,ц многовходовых сумматоров 5,1, 5.2, Ед мультиплексоров 6,1 - 6.3 и блок 7 памяти.Блок 7 (фиг, 2) управления содержит триггеры 8 и 9, счетчик 10, элемент ИЛИ 11, элемент И 12, генератор 13 тактовых импульсов, элементы 14 и 15 задержки.Временные диаграммы (фиг. 3) содержат:текущий код 5 (фиг, За) на выходе счетчика 10,импульсы (фиг, Зб) на четвертом выходе блока 7,импульсы (фиг. Зв) на выходе элемента И 12,импульсы (фиг. Зе) на первом выходе блока 7,Принцип действия устройства состоит в следующем (фиг. 1).Перед началом вычисления произведения матриц А и В в регистры 2 записывают элементы матрицы В. В примере, показанном на фиг, 1, матрица А содержит три столбца, а матрица В - два столбца, и согласно правилу сцепления матриц три строки: всего шесть элементов. Элементы каждого столбца Ь 1, Ьг, ЬЗ 1 и Ьг, Ьгг, Ьз 2 записывают в регистры 2 второй группы, Запись осуществляют по фронту импульса ЮВ с управляющего входа устройства, также в блоки 11 - 16 по и-му адресу записывают числа пЬ, пЬ 21, пЬз 1, пЬг. пЬг 2 и пЬз 2 соответственно, причем п = О, И - 1, й - число адресов блоков 1 памяти. В свою очередь, й = 2", где г - разрядность операндов А (элементов, представленных в двоичном коде, матрицы А, Например, в блок 1.1 памяти записывают числа О, Ь 1. 2 Ь 1 ЗЬ 1;,.(2"- - 1)Ь 1, Всего 2 Пслов. Осуществляют указанное следующим образом.По импульсу записи В/В блок 7 управления подает на управляющие входы мультиплексоров 6 сигнал высокого логического уровня, приводящий к коммутации на выходмультиплексоров 6 их обьединенные информационные входьь на которые стого же блока 7 подается код текущего адреса (фиг. 2 и 5 За) блоков 1 памяти. Функции адресногосчетчика выполняет счетчик 10 блока 7, В исходном состоянии на адресных шинах блоков 1 выставлен нулевой адрес и блоки 1 находятся в режиме чтения, Управление ре- "0 жимом Запись/чтение осуществляет такжеблок 7, кроме того, предполагается, что блоки 1 памяти обнулены, Т.о. в рассматриваемом.примере на входы сумматора 8.1 подаются операнды: нуль и Ь 11; их сумма Ь 11 15 по переднему фронту импульса с выходагенератора 13 (фиг, 2 и 3) записывается в регистр 4.1 и подается затем на информационный вход блока 1.1 памяти, Через время туказанный импульс, пройдя элемент 14 20 задержки, поступает на счетный вход счетчика 10 и формирует код адреса с номером один (фиг. За, в), Блок 1.1 памяти, все еще находящийся в режиме чтения, через время тпосле смены состояния счетчика 10 переходит в режим записи(фиг. 2 б). В результате по первому адресу записывается ранее вычисленная сумма Ь 11, Далее, после того как вершина импульса на выходе элемента 15 (фиг. 2 б) полностью сформируется, блок 1,1 переходит в режим чтения, причем по прежнему адресу, Считанный операнд Ь 11 просуммируется также с Ь и результат 2 Ь 11 с приходом следующего тактового импульса зафиксируется в регистре 4.1, а позже через время т запишется в блок 1,1 по второму адресу. Аналогично вычисляются и записываются величины ЗЬ 1, 4 Ь 11, , (2"- 1)Ь 11,Рассмотренные операции совершаютсяпараллельно для всех блоков 1 памяти над соответствующими элементами матрицы В.В итоге через (2"- 1) тактов в блоки 1 будут записаны возможные произведения элементов. матрицы А на определенные согласно правилу умножения матриц элементы 45 матрицы В, После записи последнего произведения импульс переполнения счетчика 10 переводит в нулевое состояние триггер 8, в связи с чем прекращается формирование текущих адресов Я и на адресные входы блоков 1 памяти мультиплексируются входы элементов матрицы А. Устройство готово к умножению матриц.Элементы матрицы А подают построчночерез мультиплексоры 6 на адресные входы блоков 1 памяти. Извлекаемые при этом из памяти ранее записанные произведениясуммируются сумматорами 5 и 5, вычисляя один элеменг матрицы произведения С, Структурная организация устройства тако1807499 ПУ 7 Ь 7 Щ 77 ЫЫРРЪ ва, что при поступлении на входы устройства в-ой строки матрицы А на выходах устройства формируется в-ая строка матрицы произведения С. Отмеченное иллюстрируется показанным у входов и выходов устрой ства порядком элементов матриц А и С, Так, строке с элементами а,11, а 12, а 1 з отвечает строка С 11, С 12, строке а 21, а 22, а 2 з - строка с 21 .с 22 и т дВремя задержки элемента 14 не должно 10 быть меньше длительности переходного процесса, связанного с записью информации в регистры 14; время задержки элемента 15 должно быть достаточным для завершения переходных процессов в бло ках 1 памяти при смене адресов (время выборки). Например, в случае ТТЛШ т может быть выбрано как 50 и 150 нс для элементов 14 и 15 соответственно.Технико-экономическая эффективность 20 объекта состоит в значительном снижении объема памяти. Действительно, для вычисления произведения двух целых г-разрядных двоичных чисел в устройстве-прототипе требуется иметь блоки памяти, в каждом из 25 которых содержится 2 " произведений. В заявляемом же устройства в блок памяти записывают всего 2" произведений. Несложно видеть, что выигрыш на один блок составляет 2" раз. 30Формула изобретенияУстройство для умножения матриц, содержащее Р блоков памяти (Р =А хв, где . - число столбцов матрицы А, .в - число столбцов матрицы В), две группы по Р реги стров каждая, Р двухвходовых сумматоров и блок управления, причем первый вход 1-го двухвходового сумматора ( = 1, Р) соединен с выходом ,го блока памяти, а выход - с информационным входом 1-го регистра первой группы, информационный вход-го регистра второй группы соединен с входом соответствующего элемента матрицы устройства, синхровходы всех регистров первой и второй групп объединены и соединены с первым выходом блока управления, о т л ич а ю щ е е с я тем, что. с целью сокращения аппаратурныхзатрат за счет снижения объема памяти, в него введены .в многовходовых сумматоров ид мультиплексоров, причем блоки памяти объединены вв групп поА блоков памяти в каждой, при этом информационный вход 1-го блока памяти соединен с выходом 1-го регистра первой группы. второй вход 1-го двухвходового сумматора соединен с выходом 1-го регистра второй группы, входы )-го многовходоваго сумматора 0 = 1, ,в) соединены соответственно с выходами К-х блоков памяти (М = =1, 1.д) )-й группы, адресный вход 1 с-го блока памяти в каждой)-й группе соединен соответственно с выходом 1-го мультиплексора, первый информационный вход которого соединен с входом соответствующего элемента матрицы А устройства, выходы результата которого соединены с выходами Ев многовходовых сумматоров, второй выход блока управления соединен с вторыми информационными входами всех ЕА мультиплексоров, управляющие входы которых соединены с третьим выходом блока управления, четвертый выход которого соединен с входом режима работы всех Р блоков памяти, управляющий вход и вход сброса устройства соединены соответственно с входами установки и сброса блока управления.1807499 Составитель Е,МурзинаТехред М,Моргентал Корректор Е,Папп Редактор изводственно.издю ел ьский комбинат "Патент", г, Ужгород, ул. Гагарина,су) ОАЯй Заказ 1381 Тираж ВНИИПИ Государственного комите 113035. Москва. Подписноепо изобретениям и открытиям при ГКНТ СС
СмотретьЗаявка
4919127, 13.03.1991
РАДИОТЕХНИЧЕСКИЙ ИНСТИТУТ ИМ. АКАД. А. Л. МИНЦА
АВАНЕСЯН ГАРРИ РОМАНОВИЧ, АНТОНЕНКОВ ВЛАДИМИР БОРИСОВИЧ, АЙДАРОВ ГЕННАДИЙ АЛЕКСАНДРОВИЧ
МПК / Метки
МПК: G06F 15/347
Опубликовано: 07.04.1993
Код ссылки
<a href="https://patents.su/4-1807499-ustrojjstvo-dlya-umnozheniya-matric.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для умножения матриц</a>
Предыдущий патент: Функциональный преобразователь
Следующий патент: Устройство для определения места расположения центра технического обслуживания сети
Случайный патент: Патент с. -. лескаябиблиотека мбаю. л. семененко