Устройство для обработки векторов

(5 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР ЗОБ РЕТЕ у ЕТЕЛЬСТВ 2(71) Московский институт радиотэлектроники и автоматики(56) Авторское свидетельство СССРМ 1256041, кл, О 06 Р 15/20, 1985.Европейский патент М 0049039кл, О 06 Р 15/347, опублик, 1984. бретениявыполненл=Офункцион повышение быстродействия при и над векторами операций типа=Ольных возможностей за счет вь ехни ин, Д,Э.Крас- в и В.Л.Тауб;Г 1(а Ь) иство соисления фун одных регистра 1, стра 6,7, 10,11, т , 12, арифметика-л итель 9, сумматор егистр результата 1 регистр выбора фу ели обеспечивает ры устройства, поз конвейерную обра ов, 1 ил. держит буферн плексо блок 3 суммат сдвига Достиж новой органи ментов два вх ых реги ра 4 5 умнож ор 13, р 15 и ение ц трукту зовдть вектор ОБРАБОТКИ К ится к вычислительыть использовано в ванного вычислите- и данных, Цель изог -(57) Изобретение отноной технике и можеткачестве специализирля в системах обработ 2, четыре ри мультиогический единиц 8, 4, регистр нкции 16. я за счет воляющей ботку элеИзобретение относится к вычислительной технике и может быть использовано в качестве специализированного вычислителя в системах обработки данных,Известно устройство, содержащее матрицу ячеек, каждая из которых имеет элементы И, ИЛИ, НЕ, триггеры, и предназначенное для выполнения операции сжатия векторов, Недостатком известного устройства являются узкие функциональные возможности, которые не позволяют выполнять, операции , (1(аь Ь, аЬ и=О =о п,1 (аь Ь), где а и Ь - соответствующие элементы первого и второго векторов, имеющие размерность М; 1 (аь Ь) - произвольная простейшая функция двух аргументов; Х 1 - функция бинарной корреляции двух векторов.Наиболее близкимк изобретению является устройство для обработки разряженных векторов, содержащее девять буферных регистров, арифметико-логический узел, узел логики управления, сдвиговый регистр и счетчик. Недостатком указанного устройства является его малое быстродействие,Цель изобретения - повышение быстродействия при выполнении над векторамиП2операций типа,), (1(аь Ь, аЬ, а=О =0также расширение функциональных возможностей за счет вычисления функцииП=0Поставленная цель достигается тем, что в устройство для обработки векторов, содержащее первый и второй входные регистры, регистр выбора функции, арифметико-логический блок, четыре буферных регистра, регистр результата и регистр сдвига, первый и второй выходы которого соединены соответственно с управляющими входами первого, второго, третьего и четвертого буферных регистров, причем входы первого и второго операндов устройства соединены соответственно с информационными входами первого и второго входных регистров, выходы которых соединены соответственно с входами первого и второго операндов арифметико-логического узла, вход кода операции устройства соединен с входом регистра выбора функции, выход регистра результата соединен с выходом результата устройства, первый вход синхронизации которого соединен с входом синх 5 10 15 20 25 30 35 40 45 50 55 ронизации первого входного регистра, вход запуска регистра сдвига и вход синхронизации второго входного регистра соединены с вторым входом синхронизации устройства, управляющий вход регистра результата соединен с третьим входом регистра сдвига, введены три мультиплексора, сумматор единиц, умножитель и сумматор, причем информационный вход регистра результата соединен с выходом сумматора, входы младших разрядов первого слагаемого которого соединены с выходом первого мультиплексора, первый и второй информационный входы которого соединены соответственно с выходом значащих разрядов третьего и выходом четвертого буферных регистров, информационный вход третьего буферного регистра соединен с выходом умножителя, первый и второй информационные входы которого соединены соответственно с выходами первого и второго буферных регистров, информационные входы которых соединены соответственно с выходами второго и третьего мультиплексоров, первые информационные входы которых соединены соответственно с восходами первого и второго входных регистров, первый выход регистра выбора функции соединен с входом задания режима работы арифметикологического узла, выход которого соединен с вторыми информационными входами второго и третьего мультиплексоров и входом сумматора единиц, выход которого соединен с информационным входом четвертого буферного регистра, управляющие входы второго и третьего мультиплексоров соединены с вторым выходом регистра выбора функции, третий выход которого соединен с управляющим входом первого мультиплексора, выход регистра результата соединен с входом второго слагаемого сумматора, входы старших разрядов первого слагаемого которого соединены с выходом знакового разряда третьего буферного регистра,Функциональная схема устройства представлена на чертеже.Устройство содержит первый 1 и второй 2 входные регистры, арифметика-логический блок 3, мультиплексоры 4 и 5, буферные регистры 6 и 7, сумматор единиц 8, умножитель 9, буферные регистры 10 и 11, мультиплексор 12, сумматор 13, ре истр результата 14, сдвиговый регистр 15, регистр выбора функции 16, информационные входы 17 и 18, вход задания функции 19, выход 20, входы 21 и 22 синхронизации устройства,Устройство работает следующим образом. Перед началом работы происходит обнуление регистров 1, 2, 6, 7, 10, 11, 14, 16 и установка в исходное состояние регистра 15 (цепи сброса и начальной установки на чертеже не показаны), Затем по входу 19 в регистр 16 заносится управляющее слово, по которому осуществляется установка реализуемой узлом 3 элементарной функции и коммутация мультиплексоров 4, 5 и 12 (цепи синхронизации на чертеже не показаны). Далее устройство осуществляет собственно обработку следующим образом.Векторы А и В подаются на вход устройства поэлементно, но асинхронно, Элемент вектора А через вход 17 подается на регистр 1 и сопровождается импульсом строба с входа 21 для записи в регистр, Соответствующий элемент вектора В через вход 18 подается на регистр 2 и сопровождается стробом с входа 22 для записи в регистр. Строб записи с входа 22 также подается на вход сдвигового регистра 15, который выполняет функцию временной задержки строба. Сдвинутые по времени относительно строба с входа 22 импульсы с регистра 15 подаются на входы буферных регистров 6, 7, 10, 11 и регистр результата 14, Коммутацией мультиплексоров 4, 5; 12 устанавливаются три режима работы устройства,В первом режиме после записи соответствующих элементов векторов А и В в регистры 1 и 2 выполняется функция в блоке 3 и результат операции, пройдя через мультиплексоры 4 и 5, фиксируется в регистрах 6 и 7 стробом с регистра 15. Содержимое регистров 6 и 7 перемножается на умножителе 9 и записывается в буферный регистр 11 стробом со сдвигового регистра 15. Содержимое регистра 11 через мультиплексор 12 поступает в сумматор 13 г и результат выполненной операции записывается в регистр результата 14. Тем самым реализуется первая указанная функция устройства, Во втором режиме после записи в регистры 1 и 2 соответствующих элементов векторов А и В информация через мультиплексоры 4 и 5 перезаписывается в регистры 6 и 7, Далее порядок вычислений тот же. что и в первом случае, Так реализуется вторая функция устройства, В третьем режиме после записи соответствующих элементов векторов А и В в регистры 1 и 2 выполняется предписанная функция в блоке 3 и результат операции подается на вход сумматора единиц 8, информация с выхода которого фиксируется в буферном регистре 10 стробом с регистра 15, Выход регистра 10 через мультиплексор 12 подается на вход сумматора 13 и фиксируется в регистре 14 стробом с регистра 15. В этом режиме реализуется третья функция работы устройства,Векторы А и В подаются на вход устройства последовательно, а на выходе регистра5 14 формируется результат выбранной функции обработки векторов.Изобретение позволяет повысить быстродействие устройства при выполнениип2операций типа(1(аь Ь . а; Ь=О 1=0которое достигается преимущественно засчет применения конвейерной обработкиэлементов векторов и расширить функциональные возможности устройства за счетреализации функции ,у(а;Е 1 где а; и Ь, -1=Осоответствующие элементы первого и второго векторов, имеющие разрядность М;20 Х(аь Ь) - произвольная простейшая функциядвух аргументов; Х 1 - функция бинарнойкорреляции двух векторов,Формула изобретенияУстройство для обработки векторов,25 содержащее первый и второй входные регистры, регистр выбора функции, арифметико-логический блок, четыре буферныхрегистра, регистр результата и регистрсдвига, первый и второй выходы которого30 соединены соответственно с управляющими входами первого, второго, третьего и четвертого буферных регистров, причем входыпервого и второго операндов устройства соединены соответственно с информационны 35 ми входами первого и второго входныхрегистров, выходы которых соединены соответственно с входами первого и второгооперандов арифметико-логического узла,вход кода операции устройства соединен с40 входом регистра выбора функции, выходрегистра результата соединен с выходомрезультата устройства, первый вход синхронизации которого соединен с входом синхронизации первого входного регистра, вход45 запуска регистра сдвига и вход синхронизации второго входного регистра соединены свторым входом синхронизации устройства,управляющий вход регистра результата соединен с третьим выходом регистра сдвига,50 о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия при выполнениинад векторами операций типа,Я (" (а. Ь,=ОПа.Ь, а также расширения функциональ=0ных возможностей за счет вычисления фунПкций )1(аь Ь) (где а и Ь - соответствующие1764058 Составитель Е.ЕмелинТехред М,Моргентал Корректор Т.Палий Редактор Г,Бельская Заказ 3458 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 элементы первого и второго векторов, имеющие разрядность М; Ца, Ь) - произвольная простейшая функция двух аргументов; Х - функция бинарной корреляции двух векторов, в него введены три мультиплексора, сумматор единиц, умножитель и сумматор, причем информационный вход регистра результата соединен с выходом сумматора, входы младших разрядов первого слагаемого которого соединены с выходом первого мультиплексора, первый и второй информационные входы которого соединены соответственно с выходом значащих разрядов третьего и выходом четвертого буферных регистров, информационный вход третьего буферного регистра соединен с выходом умножителя, первый и второй информационные входы которого соответственно соединены с выходами первого и второго буферных регистров. информационные входы которых соответственно соединены с выходами второго и третьего мультиплексоров, первые информационные входы которых соответственно соединены с выходами первого и второго входных регистров, первый выход регистра выборафункции со единен с входом задания режима работыарифметико-логического узла, выход которого соединен с вторыми информационными входами второго и третьего мультиплексоров и входом сумматора еди ниц, выход которого соединен с информационным входом четвертого буферного регистра, управляющие входы второго и третьего мультиплексоров соединены с вторым выходом регистра выбора функции, 15 третий выход которого соединен с управляющим входом первого мультиплексора, выход регистра результата соединен с входом второго слагаемого сумматора, входы старших разрядов первого слагаемого которого 20 соединены с выходом знакового разрядатретьего буферного регистра,