Управляющий регистр для буферного запоминающего устройства

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) ЯО (и) 19 00 4 ИСАНИЕ ИЗОБРЕТЕНТОРСНОМУ СВИДЕТЕЛЬСТВУ А(21) (22) (46) (71) является упрощение и повышение быстродействия регистра, предназначенного для управления работой буферногозапоминающего устройства. Каждыйразряд регистра состоит из ВЯ-триггера и логического элемента. Поставленная цель достигается введениемв каждый логичес,ий элемент двухнакопительных МДП-варакторов, позволяющих получать надежное временноеразделение внутренних сигналов исоздавать дополнительные напряжения ститут к ерне. тик (72 В.Ф, КовалВ. Сивай8)9, 11 2, с. 53) 56) ис.Ми к троника, 1982, т, 36, рис. 6.ЯЮЩИЙ РЕГИСТР ДЛЯ Б АЮЩЕГО УСТРОЙСТВАение относится к в хнике. Целью изобр вып (54 5, с.УПРАВЛЗАПОМИНИзобреьной т ЕРат ло ей НОГО (57) ро мя иисетения ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ 3756538/219,06.8415.05.86Ордена Леим В,М.В,И. ВешнГавриленк681.327.6Автоматик Бюл . нина и Глушко яков, о и В 6(088 а, 97 ах ключевых транзисто еского элемента во в ия тактовых импульсоИзобретение относится к вычислительной технике и может быть испольэовано при построении синхронныхбуферных запоминающих устройств (ЗУ).Цель изобретения - упрощение иповьппение быстродействия регистра.На фиг, 1 приведена схема двухразрядов регистра; на фиг. 2 - временная диаграмма его работы.Регистр выполнен на МДП-транзисто Орах одного типа, например, на иДП-транзисторах с индуцированным каналом,Регистр содержит в каждом разрядеБЯ-триггер 1 и логический элемент 2. 15Триггер состоит иэ четырех транзисторов 3-6 и двух резисторов 7 и 8(вместо резисторов могут быть применены МДП-транзисторы с встроеннымканалом). Логический элемент состоит 2 Оиз первого 9 и второго 10 управляющих транзисторов, первого 11 и второго 1,2 ключевых транзисторов и пер -вого 13 и второго 14 накопительныхваракторов. Конденсатор 15 имитирует 25эквивалентную емкость нагрузки, подключенной к выходам 16 регистра,На фиг. 1 показаны также входы записи17 и считывания 18 регистра, а такжепервый 19"и второй 20 управляющие ЗОвыходы регистра. Регистр работает по следующемуалгоритму,Если в данный момент по Ф, призаписи (считывании) первый (второй)триггер переключился в "1" ("О"),а второй (первый) установлен в "0"( 1 ) то В следующий момент по Фна выходе 16 возникнет импульс, который переключит в 1" второй и в"0" первый триггеры.В единичном состоянии триггерана стоках транзисторов 3 и 4 присутствует низкий, а на стоках транзисторов 5 и 6 - высокий потенциал. 50 На фиг. 2 а, б показаны импульсы фаз , Фи Ф ( период следования импульсов составляет один такт, верхний уровень напряжения фаз равен +Е, нижний35 близок к ОВ); в, г - импульсы напряжения соответственно на затворах транзисторов 12 и 11 первого разряда при записи" д ж - импульсы соответ 1 540 ственно на выходах 16, и 16 при записи; и, к - импульсы соответственно на выходах 16, и 16 при считывании,1 При записи слов в буферное ЗУ порегистру слева направо продвигаетсямаркерная 1 и импульс, продвигающийвходное слово по ЗУ, пробегает повыходам 16 слева направо, Временныедиаграммы в-ж иллюстрируют запись вбуферное ЗУ трех слов, причем послепервого обращения имеется один тактпаузы, а затем еще два обращенияподряд. Вначале (условно 1-й такт)триггеры установлены в 0". По каждому импульсу Ф через управляющиетранзисторы 9 и 10 происходит предзаряд затворов транзисторов 11 и 2.В первом разряде (диаграммы в, г)высокий потенциал передается на затворы транзистора 12 и МДП-варактора14, а низкий потенциал - на затворытранзистора 11 и ДП-варактора 13.При этом под затвором МДП-варактора14 образуется инверсионный слой,служащий второй обкладкой конденсатора, и значение емкости максимально.Вследствие этого по импульсу Ф назатвор транзистора 12 передаетсядополнительное напряжение, в результате суммарное напряжение превышает+Е. Однако, так как на затворе транзистора 1 присутствует низкий потенциал, он остается закрытым и выход 16 остается под низким потенциалом,После первого обращения маркерная"1" достигает первого триггера, поФ 2-го такта он переключается в "1"и высокий потенциал передается назатвор транзистора 11 первого разряряда,По Ф на затворы транзисторов 11и 12 первого разряда передается дополнительное напряжение, вследствие чегооба транзистора открываются, на выходе6,формируется импульс (диаграмма д),равный по амплитуде полному напряжению +Е. Второй триггер переключается в "1", первый возвращается в "0",через управляющий транзистор 9 второго разряда высокий уровень передается на затвор транзистора 11 второгоразряда.По Ф, 3-го такта аналогично формируется импульс на выходе 16 (диаграмма ж). Напряжение на затворе транзистора 12 первого разряда (диаграмма в) сначала снижается до нуля, а после переключения второго триггера в "0" снова повышается до высокого уровня, напряжение на затворе транзистора 11 первого разряда (диаграмма г) низкое, так как20 В каждом разряде регистра по окончании импульса фазы должен быть З 5 обеспечен разряд относительно большой емкости 15 через транзисторы 11 и 12. Разряд емкости происходит в течение короткой паузы между импульсами фаэ и затем в течение короткого 40 отрезка времени, пока через транзисторы 9 и 10 не разрядятся узлы затворов 11 и 12,В режиме хранения выходы 16 находятся в высокоимпедансном состоя нии под низким потенциалом, который активно не поддерживается, а обеспечивается токами утечки на подложку.При считывании из буферного ЗУ по управляющему регистру справа начлево продвигается маркерныи О и соответственно по выходам 16 пробегает справа налево импульс, продвигающий слова по ЗУ. При каждом считывании весь массив слов в ЗУ сдви гается на одну позицию к выходу. На временных диаграммах и, к показаны импульсы на выходах 16 и 16, при первый триггер установлен в "О". По Ф 3-го такта на выходе 16импульс на формируется.По Ф, 4-го такта первый триггер переключается в "1" (следствие вто рого обращения) и высокий уровень передается на затвор транзистора 11 первого разряда, снова возникает совпадение высоких уровней на затворах транзисторов 11 и 12 первого раэ О ряда, под затворами варакторов 13 и 14 образуются инверсионные слои, вследствие чего емкости образуемых конденсаторов максимальные. По Ф дополнительное напряжение передает ся через эти конденсаторы на затворы транзисторов 11 и 12, и на выходе 16, формируется импульс, переключающий второй триггер в "1", а первый в О". Вследствие этого в начале очередного импульса Ф 5-го такта напряжение на затворах транзисторов 11 и 12 первого разряда (диаграммы в, г) снижается до нуля, но затем вследствие обратного переключения 25 с некоторой задержкой второго триггера в "О" по импульсу на выходе 6 и первого триггера в "1" (следствие третьего обращения) напряжение опять повышается до высокого уровня 30 и по Ф на выходе 16, опять формируется импульс, переключая в "1" второй и в "О" первый триггер. двух обращениях подряд в случае, когда маркерный О" продвигается через второй и первый разряды, не прерываясь. Передача дополнительного напряжения на затворы транзисторов 11 и 12 и формирование импульсов на выходах 6 происходит аналогично режиму записи.Триггеры двух соседних разрядов переключаются в "О" и "1" по разным фазам и предзаряд в двух смежных логических элементах также осуществляется по разным фазам. Таким образом, в работе разрядов регистра заложено надежное временное разделение внутренних сигналов, вследствие чего не возникает конфликтных ситуаций при одновременных обращениях Запись-считывание".Величина дополнительного напряже-, ния, передаваемого на затворы транзисторов 11 и 12 во время соответствующих импульсов фаэ, определяется соотношением емкостей образуемого емкостного делителя напряжения: емемкостью МДП-варакторов и емкостью узлов затворов транзисторов 11 и 12 на подложку. Максимальное значение емкости варактора при образовании под его затворами инверсионного слоя в десять и более раз превосходит минимальное значение его емкости, когда на его затворе имеется низкое напряжение. В первом случае емкость варактора превышает емкость узла затвора транзистора 11 (12) на подложку и образуется благоприятный делитель напряжения, при котором большая часть напряжения фазы передается на затвор транзистора 11(12) Во втором случае емкость варактора в несколько раз меньше емкости узла затвора транзистора 11 (12) на подложку и лишь малая доля напряженияфазы передается в виде помехи (ди. аграммы в, г) на затвор транзистора 11 (12). В регистре вместо МДП-варакторов могут быть использованы и другие накопительные элементы с подобной нелинейной зависимостью емкости от напряжения. Возможен вариант МДП- структуры, в которой МДП-варакторы исключены, но затворы транзисторов 11 и 12 значительно перекрывают области их стоков, образуя цараэитные емкости, которые однако в такой структуре используются полезно.3 121 Формула изобретенияУправляющий регистр для буферного запоминающего устройства, содержащий в каждом разряде ВБ-триггер и логический элемент, состоящий из первого и второго управляющих МДП-транзисторов, стоки которых соединены соответственно с прямым выходом ВБ-триггера данного разряда и инверсным выходом ВБ-триггера последующего разряда, а затворы МДП-транзисторов нечетных и четных разрядов являются первым и вторым тактовыми входами регистра соответственно, первого и второго ключевых МДП-транзисторов, 15 затворы которых соединены с истоками первого и второго управляющих МДП- транзисторов соответственно, стоки первых ключевых МДП-транзисторов четных и нечетных разрядов соединены 20 с затворами первых управляющих МДП- транзисторов нечетных и четных разрядов соответственно, Б-вход ВБ-триггера первого разряда и затвор второго управляющего МДП-транзистора 536логического элемента последнего разряда являются соответственно входами записи и считывания регистра, инверсный выход ВБ-триггера первого разряда и прямой выход КБ-триггера последнего разряда являются соответственно первым и вторым управляющим выходами регистра, о т л и ч а ю щ и й с я тем, что, с целью упрощения и повышения быстродействия регистра, в логический элемент каждого разряда введены первый и второй накопительные МДП-варакторы, один вывод каждого из которых соединен,с истоком соответствующего управляющего МДП- транзистора, а другой вывод - со стоком первого ключевого МДП-транзистора, исток которого соединен со стоком второго ключевого МДП-транзистора логического элемента данного разряда, исток которого соединен с В-входом ВБ-триггера данного разряда и Б-входом ВБ-триггера последу" ющего разряда и является соответствующим выходом регистра.,/ц ртаит Дтонпю 1 Ф таит 5 таит б онт Составитель А. ДерюгинРедактор Л. Пчелинская Техред М.Ходанич Корректор,И. Муска Заказ 2657/54 Тирак 543 ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4/5