Параллельный накапливающий сумматор

(53) (56) В 11 (54) МАТО (57) а ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР ПИСАНИЕ ВТОРСНОР,"1 У СВ В,П,Кожемяко, Н.А.Квитка,тратиенко и С.Н.Квитка681,325.5 (088.8)Авторское свидетельство СС6099, кл. 0 06 Р 7/50 19 Ь ИРАЛЛЕЛЬНЫЙ НАКАЛЛИВАЮЩ обретение относится к вычисли тельной технике и может быть использовано в специализированных вычислительных машинах и цифровых устройствах роботизированных систем управленидля сложения чисел с иррациональнымоснованием и обработки "векторной"информации, Целью изобретения является расп:ирение функциональных возможностей за счет сложения чисел с иррациональным основанием -2. Сумматорсодержит триггеры 1 разрядов сумматора, элементы НЕРАВНОЗНАЧНОСТЬ 2 р зрядов сумматора, входные мультиплексоры 3, выходные мультиплексоры 4с соответствующими связями, 1 ил,Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и цифровых устройст 5вах роботиэированных систем управления для сложения чисел с иррациональным основанием обработки векторнойинформации и является усовершенствованием изобретения по авт.св 11166099. 10Цель изобретения - расширениефункциональных возможностей за счетсложения чисел с иррациональным основанием 12,На чертеже представлена функциональная схема параллельного накапли-вающего сумматора (для п=4).Сумматор содержит триггеры 1-1 дразрядов сумматора, элементы 2-2НЕРАВНОЗНАЧНОСТЬ разрядов сУмматора,входные мультиплексоры 3-Зя, выходные мультиплексоры 41-.4, вхоры 51-5двоичных Разрядов и четных разрядовкода с иррациональным основаниемпервого слагаемого сумматора, входы 2561-бп двоичных разрядов и четныхРазрядов кода с иррациональным основанием второго слагаемого сумматора,входы 7 -/я нечетных разрядов кодас иррациональным основанием первогослагаемого сумматора, входы 8,-8нечетных разрядов кода с иррациональным основанием второго слагаемогосумматора, прямые выходы 9 -9триггеров разрядов сумматора, выходы 1010 раэряцов суммы сумматора, с пер2 ивого по четвертый входы 11-14 заданиярежима сумматора и шина 15 сброса сумматора.Сумматор предназначен для сложенияоперандов (векторов), представленных40в двоично-кодированной позиционнойсистеме счисления с иррациональнымоснованием 12,В этой системе счисЛения любоечисло ,вектор) представляется в виде 45х=х.(42)" +х (Г 2)" х 7)+В связи с тем, что веса разрядовданного кода являются последовательностью степеней основания 4282 8 4-Г 4 212 2 2 1,четные степени которой представляютвеса разрядов двоичного кода, а нечетные - веса раэряцов двоичного кода,умноженные на 2, то выражение (1)можно записать так.1 -2х Г 2,Ех 2 +,Ех;2, (2)1 авО где величины принимают значения х,х, в 0,11; 1 е 1,3,5, .;и 1 е 0,2,4,п Первый член формулы (2) составляет сумму нечетных разрядов кода, а второй член - сумму четных разрядов кода с основанием 2.Особенностью такого иэображения является то, что код с основанием 42, используемый для записи числа единый и в то же время члены выражения (2) независимы друг от друга. Это позволяет при сложении двух операндов осу" ществлять параллельное и независимое сложение составных частей операндов. Если использовать операцию сжатия (опускание нулей) четных и нечетных разрядов, то при этом выражения для четных и нечетных разрядов примут видПйа, г.,г х; 2;х" 2, (3) игде 2,1 6 0,1,2,.фе,2 в , 1Сжатию нечетных разрядов предшест-,вует их сдвиг вправо на один разряд.Для суммирования операндов, четныеи нечетные разряды которых представлены выражением (3), используютсяобыкновенные двоичные сумматоры.Входные мультиплексоры 3-3, обеспечивают раздельное поступление всумматор операндов в двоичном кодеи в коце с иррациональным основанием7, Кроме того, с помощью мультиплексоров 3-31 осуществляется "сжатие"информации операндов соответственночетным и нечетным разрядам кода2, Выходные мультиплексоры 41-4 2предназначены для выдачи результатасуммы, выполнения формирования суммыв коде 42 путем операции "расширения".СумматоР может работать в. двухрежимах:в режиме. сложения операндов,представленных в коде с основанием.2, и в режиме сумирбвания придвоичном представлении операндов.Параллельный накапливающий сумматор при сложении операндов в кодес иррациональным основанием .2 работает следующим образом,Суммированию чисел предшествуетподача импульса "Сброс", которьй,поступая в шину 15, устанавливает всетриггеры 1-1 я сумматора в состояние"0". На входах 11 и 12 при этомдолжны присутствовать нулевые сигналы. После чего на входы 5-5 д сумма78710 6Благодаря этим переключениям осуществляется предварительный перенос информации от младших разрядов к старшим, Снятие второго слагаемого вызывает аналогичные переключения, в результате которых триггеры 1 -1 сумматора устанавливаются в состояния, соответствующие записи на триггерах 1-11 суммы (11100) четных разрядов операндов с основанием 42. Поскольку прямые выходы триггеров 1 ., 1, 1, 1 1 подсоединены ко вторым информационным входам выходных мультиплексоров 5 4 47 4 4 4, при наличии навходах 13 и 4 соответственно единичного. и нулевого сигналов, осуществится расширение двоичной информации " 11100" в информацию " 10 1010000" кода 5 15 тора подаются четные разряды первогооперанда например, "1111"), которыечерез входные мультиплексоры 31-3 я поступят на вторые входы элементов , 2-2 НЕРАВНОЗНАЧНОСТЬ, Все элементы 2 -2 тех разрядов, в которых слагаемое содержит "1", устанавливаются в состояние "1". При этом триггеры в 1 и остаются в прежнем состоянии, несмотря на присутствие "1" на их счетных входах, Триггеры 1 -1 изменяют свое состояние в том случае, .когда элементы 2-2 НЕРАВНОЗНАЧНОСТЬ соответствующих разрядов переходят из состояния "1" в состояние "0. При следующем такте. сигналы, присутствующие на входах 5-5сумматора, снимаются. Элементы 2-2 НЕРАВНОЗНАЧНОСТЬ, находящиеся в состоянии "1", переходят в состояние "0", Триггеры 1-1 соответствующих разрядов переходят в состояние "1". Четные разряды в "сжатом" виде первого операнда ("1111") будут записаны в триггеры сумматора. Вследствие того, что прямые выходы триггеров сумматора приложены к первым входам элементов 2, 24, 2 з, 2 НЕРАВНОЗНАЧНОСТЬ, то на их выходах, а следовательно, и счетных входах триггеров 1, 1, 1 1 будут присутствовать единичные сигналы. Для окончательной подготовки сумматора к приему четных разрядов ,второго операнда необходимо на входы 11 и 12 подать соответственно единичный и нулевой сигналы. Тогда четные разряды второго операнда, приложенные . ко входам 6-6в сжатом виде (например, "1101"), через входные мультиплексоры 3 -3 и поступят на вторые входы элементов 2-2и вызовут изменение состояний тех элементов 2-2НЕРАВНОЗНАЧНОСТЬ, для которых четный разряд второго слагаемого содержит"1", Переход элементов НЕРАВНОЗНАЧНОСТЬ из состояния "1" в нуль возможенв двухслучаях: в первом, когда доприхода на вход бь единицы данногоразряда элемент 2 НЕРАВНОЗНАЧНОСТЬнаходится в единичном состоянии и тогда приход "1" в одноименный разрядвызовет появление "0 на выходе соответствующего элемента 21 НЕРАВНОЗНАЧНОСТЬ, а следовательно, приведет кизменению состояния триггера 1 напротивоположное; во втором - при снятии единиц четных разрядов, второгослагаемого на входах 6 -бп сумматора,с основанием .2. Таким образом, на выходах 10 , 10 , 10; 10 з, 10 будетприсутствовать код, соответствующийсумме "101010000" четных разрядов оцерандов с основанием -2, Аналогичнымобразом происходит сложение нечетныхразрядов (например,1110 и 0101) первого и второго операндов, представленных в сжатом виде. При этом нечетныеразряды первого операнда поступают навходы 7-7 п, а затем ко входам 81-.8 я прилагаются нечетные разряды второгооперанда. Процесс суммирования идентичен ранее рассмотренному; Полученныйрезультат суммы нечетных разрядов(10011) присутствует на третьих информационных входах выходных мультиплексоров 41 д, 4 В,4,4,4 и при наличии на входах 13 и 14 соответственнонулевого и единичного сигналов посту пит на выходы указанных выходных мультиплексоров. Таким образом, на выходах 10,д, 108, 106, 104, 1 О будут присутствовать нечетные разряды (10000010 10)суммы кода 12. С учетом сформированныхчетных и нечетных разрядов кода -2получим на выходах Од, окончательный результат 1101011010На этомзаканчивается первый режим работы.Второй режим работы сумматора полностью совпадает с суммированием чет.ных разрядов операндов, представленных в кодах с иррациональным осноьанием -.2, Для его обеспечения первыйи второй двоичные операнды подаютсоответственно на входы 51-5 д и 61-бясумматора, а ко входам 11 и 12 прилагают последовательно во времени сигналы соответствующие "0", "0" и1,"0". Приложение ко входам 13 и 141578710 нулевых сигналов позволяет получитьна выходах 10-10 параллельногонакапливающего сумматорарезультатсложения двоичных операндов. Формула изобретения Составитель А.Клюев Редактор И,Сегляник Техред М,Дидык Корректор Т.ПалийЗаказ 1917 Тираж 570 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 11303 5, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул, Гагарина,10 Параллельный накапливающий сумматор по авт. св. В 11 б 6099, о т л и - ч а ю щ и й с я тем, что, с целью расширения функциональных воэможностей за счет сложения чисел с иррациональным основанием -2, он содержит и входных, мультиплексоров и 2 п выход ных мультиплексоров, причем выходы входных мультиплексоров соединены с вторыми входами элементов НЕРАВНОЗНАЧНОСТЬ соответствующих разрядов сумматора, первый и второй управляющие входы каждого входного мультиплексора соединены соответственно с первым и вторым входамизадания режима сумматора, входы двоичных разрядов и четных разрядов кода с иррациональ ным основанием первого слагаемого сумматора соединены с первыми информационными входами соответствующих входных мультиплексоров, вторые информационные входы которых соединены с 30 входами соответствующих двоичных разрядов и четных разрядов кода с иррациональным основанием второго слагаемого сумматора, входы нечетных разрядов кода с иррациональным основанием первого слагаемого сумматора соединены с третьими информационными входами соответствующих входных мультиплексоров, четвертые информационные входы которых соединены с входами соответствуюших нечетных разрядов кода с иррациональным основанием второго слагаемого сумматора, первые и вторые управляющие входы каждого выходного мультиплексора соединены соответственно с третьим и четвертым входами задания режима сумматора, первые информационные входы и младших выходных мультиплексоров соединены с прямыми выходами триггеров соответствующих. разрядов сумматора, первые информационные входы п старших выходных мультиплексоров соединены с шиной нулевого потенциала сумматора, второй информационный вход (21-1)-го выходного мультиплексора и третий информационный вход 21-го выходного мультиплексора объединены и подсоединены к прямому выходу триггера 1.-го разряда сумматора, второй информационный вход 2-го выходногомультиплексора и третий информационный вход (2-1)-го выходного мультиплек-. сора соединены с шиной нулевого потенциала сумматора, выходы выходных мультиплексоров являются выходами соответствующих разрядов суммы сумматора.