Преобразователь кодов с иррациональным положительным основанием в коды с иррациональным отрицательным основанием

Изобретение относится к вычислительной технике и может быть использовано для преобразования кодов с иррациональным положительным основанием в коды с иррациональным отрицательным основанием.Целью изобретения является повышение быстродействия.На фиг,1 представлена схема преоб О разователя кодов с иррациональным положительным основанием в коды с иррациональным отрицательным основанием; на фиг,2 - схема блока синхронизации; на фиг.З - временная диаграмма, поясняющая работу.Преобразователь (фиг.1) содержит информационный вход 1 преобразователя, коммутатор 2, первый регистр 3, фибоначчиевый сумматор 4, второй ре гистр 5, сдвиговый регистр 6, блок 7 элементов запрета, блок 8 приведения кодов Фибоначчи к минимальной форме, блок 9 синхронизации, тактовый вход 10 преобразователя, вход 11 запуска 25 преобразователя, выход 12 преобразователя и элемент ИЛИ 13.Блок 9 синхронизации (фиг.2) содержит элемент НЕ 14, первый триггер 15, второй элемент И 16, первый элемент ИЛИ 17, второй триггер 18, третий элемент И 19, четвертый элемент И 20, третий 21, четвертый 22 и пятый 23 триггеры, второй 24 и третий 25 элементы ИЛИ, пятый 26, шестой 27 и35 седьмой 28 элементы И, первый формирователь 29 импульсов, первый элемент 30 задержки, второй формирователь 31 импульсов, второй элемент 32 задержки, первый элемент И 33, причем вход 10 преобразователя соединен с первым входом первого элемента И 33, выход которого соединен с входом элемента НЕ 14, счетным входом первого триггера 15, первым входом второго элемен та И 16, выход элемента НЕ 14 соединен со счетным входом второго триггера 18, первым входом третьего элемента И 19 и первым входом четвертого элемента И 20, вход 11 преобразователя соединен с входами установки в нуль триггеров 22, 23, 21, 15 и 18 и первыми входами элемента ИЛИ 17, второго элемента ИЛИ 24, третьего элемента ИЛИ 25, и служит восьмым вы 55 ходом блока 9, прямой выход второго триггера 18 соединен со счетным входом четвертого триггера 22, вторыми входами четвертого элемента И 20 и второго элемента И 16, ицверсцый выход второго триггера 8 соединен с вторым входом третьего элемента И 9, инверсный выход третьего триггера 21 соединен с вторым входом первого элемента И 33, прямой выход первого триггера 15 соединен со счетным входом пятого триггера 23 и первым входом пятого элемента И 26, инверсный выход первого триггера 15 соединен с первым входом шестого элемента И 27, прямой выход четвертого триггера 22 соединен с третьим входом второго элемента И 16 и первым входом седьмого элемента И 28, второй вход которого соединен с прямым выходом второго триггера 18, инверсный выход четвертого триггера 22 соединен с третьими входами третьего 19 и четвертого 20 элементов И, инверсный выход пятого триггера 23 соединен с вторыми выходами пятого 26 и шестого 27 элементов И, выход третьего элемента И 19 соединен с входом первого формирователя 29 импульсов и является десятым выходом блока 9, выход первого формирователя 29 импульсов соединен с вторыми входами третьего 25 и первого 17 элементов ИЛИ, выход второго элемента И 16 является девятым выходом блока 9, выход первого элемента ИЛИ 17 соединен с входом первого элемента 30 задержки, выход седьмого элемента И 28 соединен с входом второго формирователя 31 импульсов и служит вторым выходом блока 9, выход второго формирователя 31 импульсов соединен с третьим входом третьего элемента ИЛИ 25, выход четвертого элемента И 20 соединен с вторым входом элемента ИЛИ 24, выход которого является седьмым выходом блока 9, выход первого элемента 30 задержки соединен с входом второго элемента 32 задержки и служит пятым выходом блока 9, выход второго элемента 32 задержки служит шестым выходом блока 9, выход элемента ИЛИ 13 соединен с инверсным входом установки в единицу третьего триггера 21, выход пятого элемента И 26 является первым выходом блока 9, выход третьего элемента ИЛИ 25 является третьим выходом блока 9, выход шестого элемента И 27 является четвертым выходом блока 9.Блок 7 элементов запрета реализует функцию, представленную таблицей истинности (табл,1).15664 Таблица 1 х (сдвигогвый регистр 6) х,(регистр 5 О 1 О О 10 Блок 7 элементов запрета стробируется единичным сигналом четвертого выхода блока 9.Преобразователь (фиг.1) работает следующим образом.Например, на вход преобразонателя поступает код числа 17,Веса разрядов входного кода 13 8 5 3 2 1 1 Входной код числа 17 1 О О 1 О 1 О 25 Веса разрядов выходного кода13 -8 5 -3 2 - 1 1. На управляющий вход 10 преобразователя кодов поступает тактовая частота ЗО (фиг.За), Входной код подается на вход 1.По приходу импульса на вход 11 преобразователя (фиг.Зв) триггеры 15, 18, 21-23 устанавливаются в нулевое состояние (фиг.Зд, е, Е, Ь). По команде с восьмого выхода блока 9 (фиг.Зр) коммутатор 2 подключает вход 1 к входу и-разрядного регистра 5 и по команде с третьего выхода блока 9 4 О (фиг.Зк) производится запись информации. В регистр 5 записываются разряды входного кода числа, соответствующие отрицательным весам выходного кода. В регистр 5 записывается код 45 О О О 1 О 1 О.По команде с седьмого выхода блока 9 (фиг,Зо) разряды входного кода числа, соответствующие положительным весам выходного кода, записываются в и-разрядный регистр 3. В регистр 3 записывается код 1 О О О О О О. По команде с пятого выхода блока 9 (фиг.Зш) переписывается содержимое регистра 5 в сдвиговый п-разрядный регистр 6. В сдвигоный регистр 6 записывается код О О О 1 О 1 О.По команде с шестого выхода блока 9 (фиг.Зп) осуществляется сдвиг со 86 бдержимого сднигоного регистра 6 наразряд "1" в сторону младших раэрядон. В сдвиговом регистре 6 - кодО О О О 1 О 1.По команде с второго выхода блока 9 (фиг.31) в блоке 8 прйведения кодов Фибоначчи к минимальной форме получаем максимальную форму кода, записанного в регистре 5. По команде с девятого ныхода блока 9 (фиг.Зц) коммутатор 2 коммутирует выход блока 8 приведения кодон Фибоначчи к минимальной форме с входом регистра 5 и по команде с третьего выхода блока 9 (фиг.Зк) максимальная форма кода записывается н регистр 5, В регистре 5 записывается код О О О О 1 1По команде с перного выхода блока 9 (фиг.Зк) фибоначчиевый сумматор 4 осуществляет сложение разрядов кода, записанного в регистре 5, которые соответстнуют положительньи весам выходного кода, с содержимым регистра 3, а по команде с седьмого выхода блока 9 (фнг.Зо) содержимое фибоначчиевого сумматора 4 эаписынается в регистр 3. Содержимое регистра 3 1 О О О 1 О 1.По командам с третьего, четвертого и пятого выходов блока 9 (3 к, е, ш) при помощи блока 7 элементов запрета осуществляется гашение единиц кода, записанного в регистре 5, соответствукицих единицам кода, записанного в сдвигоном регистре 6.Содержимое регистра 5О О О О 1 1 1Содержание сдвигоного регистра 6О О О О 1 О 1Содержание регистра 5 О О О О О 1 ООдновременно по команде с десятого выхода блока 9 (фиг.Зг) коммутатор 2 соединяет выход блока 7 элементов запрета с входом регистра 5. Этим заканчивается первый такт преобразования.Преобразование осуществляется до тех пор, пока в кодовой комбинации на выходах элемента 1 П 1 13 есть хотя бы одна единица. Если на вход блока 9 поступает с выхода элемента ИЛИ 13 нулевое значение, триггер 2 устанавливается н единичное состояние, и преобразование заканчивается. В регистре 3 формируется выходной код 1 О 1 О О 1 О, поступающий на1566486 Таблица 2 КС 513 8 5 3 2 1 1 КГ 6 Операция Такт КС 313 -8 5 -3 2 вНачальная установка 0 1 О 1 О0 0 0 0 0 0 0 0 Запись в регистр 6 О 1 О 1 О 1 О 0010101 Сдвиг Получениемаксимальнойформы 0 011111 0 0 1 0 1 0СложениеГашениеединиц 0 001010 Запись в регистр 6 О О О 1 О 1 О О О О О 1 ОСдвиг Получениемаксимальнойформы 0 000111 СложениеГашениеединиц 1 0 0 1 О 0 1 3000 Запись в регистр 6 О О О О О 1 О О О О О О О 1 Сдвиг Получениемаксимальнойформы 0 000001 СложениеГашениеединиц 1 0 0 0 0 1 0 0 000000 Запись в регистр 6 О О О О О О О 50 55 выход 2 преобразователя. Полученнаякодовая комбинация соответствует числу 7, представленному в коде с иррациональным отрицательным основанием. Формула изобретенияПреобразователь кодов с иррациональным положительным основанием в коды с иррациональным отрицательным основанием, содержащий коммутатор первый регистр, фибоначчиевый сумматор, блок приведения кодов Фибоначчи к минимальной форме, блок синхронизации и элемент ИЛИ, причем тактовый вход и вход запуска преобразователя соединен с соответствующими входами блока синхронизации, вход окончания которого соединен с выходом элемента Приведем в виде табл.2 пример преобразования: входной кодО 1 ОО 1 О. ИЛИ, информационный вход преобразователя соединен с первым информационным входом коммутатора, второй информационный вход которого соединен с выходом блока приведения кодов Фибоначчи к минимальной форме, выход первого регистра соединен с входом первого слагаемого фибоначчиевого сумматора и является выходом преобразователя, выход фибоначчиевого сумматора соединен с информационным входом первого регистра, первый и второй выходы блока синхронизации соединены соответст56 б 486 с входом второго слагаемого Фибоначвеццо, с входом разрешения фибоначчиеного сумматора и с входом разрешенияблока приведения кодов Фибоцаччи кминимальной форме, о т л и ч а ющ и й с я тем, что, с целью повьппения быстродействия, он содержит второй регистр, сдвиговый регистр и блокэлементов запрета, причем информационный вход преобразователя соединенс информационным входом первого регистра, выход коммутатора соединен синформационным входом второго регистра, выход которого соединен с первым информационным входом блока элемента запретя, с информационным входом сдвигового регистра, с информационным входом блока приведения кодов Фибоцаччи к минимальной форме и чиевого сумматора, выходы разрядовсдвигового регистра соединены с входами разрядов управляющего входа блока элементов запрета и с входами элемента ИЛИ с третьего по десятый выходы синхронизации соединены соответственно с входом разрешения записивторого регистра, с вторым информационным входом блока элементов запрета, с входами разрешения записи исдвига сдвигового регистра, с входомразрешения записи первого регистра,с первым, вторым и третьим управляющими входами коммутатора третий информационный вход которого соединенс выходом блока элементов запрета.1566486 а Рхю 8 дх 1 У Тд 71 Ю ирбайр4"Яьт орюд РУу р 7 Щ РРЬ фЯЮю гюф Составитель А. Клюевехред М. Дидык Корректор Т,Мал ктор И.Шулл одписное аж 658 Заказ 122 ВНИИПИ Государственного комитета по иэобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-иэдательский комбинат Патент", г, Ужгород, ул. Гагарина, 101