Устройство для сопряжения процессора с внешней памятью

(51)С ОЬ Е 13/О ЕННЫЙ КОМИТЕТНИЯМ И ОТНРЦТИЯСР ГОСУДАРСПО ИЗОБПРИ ГНН ИЗОБРЕТЕН И А ВТОРСНОМ В ЛЬСТВ л к ком 07" Р983.ПРО бла- ожет(57) Изобретение относится ксти вычислительной техники и,.801571597 А 1 быть использовано в многофункциональных устройствах цифровых системобработки данных на базе микроЭВМ.Целью изобретения является повышение эффективности использования адресного пространства процессора.Устройство содержит блок 1 распределения адреса, первый 2, второй 3блоки переключателей, первую 4 ивторую 7 группы элементов сравненияи группу 8 дешифраторов адреса.Устройство ооеспечивает подключениек магистрали микроЭВМ внешней памяти, по емкости превосходящей адресное пространство процессора,2 ил,Изобретение относится к вычислйтельнои технике и может быть использовано в многофункциональных устройствах цифровых систем обработкиданных на базе микроЭВМ,Цель изобретения - повышение эффективности использования адресного пространства процессора,На фиг.1 представлена блок-схемаустройства;на фиг.2 - схема блокараспределения адреса.Устройство содержит блок 1 распределения адреса, первый 2 и второй 3 блоки переключателей, первуюгруппу 4 элементов сравнения, Нафнг,1 представлена группа 5 блоковб памяти. Устройство также содержит вторую группу 7 элементов сравнения, группу 8 дешифраторов адреса, выходы которых соединены со входамии выборки группы 9 блоков внеш ней памяти.Блок 1 распределения адреса содержит Ьлок 10 приемопередатчиков, 25первый регистр 11 адреса, первыйдешиФратор 12, второй дешифратор 13,второй регистр 14 адреса,Устройство работает следующим образом. .ЗОВключение режима начальной загрузки осуществляется при механическомподключении к устройству (черезразъем) выбранной группы блоков вне.,шней памяти. Нри этом блок 3 пере ключателей переводится в режим на-чальной загрузки и обеспечивает спомощью соответствующих компарато. ров необходимое переключение блоковпамяти в адресном пространстве мик роЭВМ, т.е, отключает -й блок памяти микроЭВМ (1. 1 О), нулевому блокупамяти микроЭВМ присваивает -й номер, а в качестве нулевого блокапамяти микроЭВМ подключает к магистрали нулевой и первый блоки выбранной группы 9 блоков внешней памяти, По сигналу запуска микроЭВМпроцессор через блок 1 распределения адреса обращается к установленной для этой микроЭВМ ячейке нулевого Ьлока ее адресного пространства, т,е, к ячейке нулевого блокаподключенной группы блоков внешнейпамяти При этом считывается управФ55ляющая информация, записанная вэтой ячейке, а именно первая команда программы перезаписи информациииз внешней памяти л ОЗУ микроЭВМ,11 од управлением этой программы инфор мация иэ последовательно подключае- . мых к магистрали микроЭВМ остальных блоков внешней памяти записывается в подключенные к магистрали блоки Ь памяти микроЭВМ, При этом в блок памяти микроЭВМ, включенный в этом режиме под д-м номером, производится запись команд для выполнения режима пуска загружаемой в память микроЭВМ программы.1Подключение очередного из бло" ков внешней памяти к магистрали микроЭВМ осуществляется после загрузки в память микроЭВМ информации из предыдущего блока и его отключения в соответствии с программой, размещенной в нулевом блоке внешней памяти, При этом в блоке 1 осущестляется запись соответствующего кода, который по шине данных поступает на вторые входы дешифраторов 8группы.Механическое отключение группы9 блоков внешней памяти от магистрали микроЭВМ переводит блок 3 переключателей в режим выполнения загруженной в память микроЭВМ программы.При этом блок памяти, подключенныйранее под -и номером к магистралимикроЭВМ, возвращается в исходноесостояние, т.е. включается в качестве нулевого Ьлока памяти микроЭВМ, к магистрали подключается отключенный ранее 1-й блок памятимикроЭВМ, При формировании сигналазапуска микроЭВМ начинается выполнение загруженной в память микроЭВМпрограммы,Для выполнения микроЭВМ другой задачи с помощью разъема подключаетсядругая группа блоков внешней памяти и устройство обеспечивает ее взаимодействие с процессором через блок1 по описанному алгоритму.Блок 1 работает следующим образом.При обращении процессора к памятимикроЭВМ соответствующий адрес черезблок приемопередатчиков 10 поступаетна вход регистра 11 адреса и синхроимпульсом адреса СИА с магИстралимикроЭВМ записывается в этот регистр,Старшие М разрядов адреса поступаютпри этом на первые лходы первойгруппы 4 элементол. сравнения и на1первые входы второи группы 7 элементов сравнения, В случае совпаденияс кодом, поступающим на их вторыевходы, один из элементов сравнения формирует разрешающий сигнал на вклю чение соответствующего блока памяти.Записанный в регистр 11 адреса код поступает также на вход дешифра тора 12 и в случае обращения процессора по определенному адресу дешифратор 12 формирует сигнал, разрещающий работу дешифратора 13 управляющих сигнаЛов. В зависимости от вида операции последний вырабатывает либо сигнал "Запись" в цикле записи, по которому код данных с магистрали микроЭВМ через блок 10 приемопередатчиков записывается в регистр 14 адреса внешней памяти, либо сигнал "Считывание" в цикле чтения, по которому через блок 10 приемопередатчиков производится чтение информации из регистра 14 адреса внешней памяти в магистраль микро- ЭВМ, При этом код, записанный в регистре 14 адреса внешней памяти, определяет один из блоков из подключенной к устройству группы 9 блоков внешней памяти, который вместе с нулевым блоком из этой группы блоков подключен в данный момент к магистрали микроЭВМ.формула изобретенияУстройство для сопряжения процессора с внешней памятью, содержащее блок распределения адреса, первый блок переключателей и первую группу элементов сравнения, причем группа входов-выходов блока распределения адреса является группой входов-выходов устройства для подключения группы входон-выходов адреса, данных и управляющих сигналов процессора, адресный выход блока распределения адреса соединен с первыми входами элементов сравнения первой группы, -й выход (1 = 2. ш) первого блока переключателей соединен с вторым входом -го элемента сравнения первой группы ( = 2ш), выход-го (3. = Ош) элемента сравнения первой группы является х-м выходом устройства для подключения к входу выборки -го блока памяти, о т л ич а ю щ е е с я тем, что, с целью повышения эффективности использования адресного пространства процессора, в него введены второй блок переключателей, вторая группа элемен 5 10 15 20 25 30 35 40 45 50 55 тов сравнения н группа дешифраторов адреса, причем адресный выход блока распределения адреса соединен с первыми входами элементов сравнения второй группы, выход 1-го элемента сравнения второй группы соединен с первым входом 1-го (1 = ОК) дешифратора адреса группы и является выходом устройства для подключения к входу выборки нулевогб блока внешней памяти 1-й группы, р-й выход -го дешифратора группы является выходом устройства для подключения к входу выборки р-го (р =1М блока внешней памяти 1-й группы, нулевой выход первого блока переключателей через первую и вторую группы размыкающих контактов второго блока переключателей соединен с вторым входом нулевого элемента сравнения первой группы и через первую группы замыкающих контактов второго блока переключателей - с вторыми входами элементов сравнения второй группы, первый выход первого блока переключателей через третью группу размыкающих контактов второго блока переключателей соединен с вторым входом первого элемента сравнения первой группы и через вторую группу замыкающих контактов второго блока переключателей - с вторым входом нулевого элемента сравнения первой группы, информационный выход блока распределения адреса соединен с вторыми входами дешифраторов адреса группы, причем блок распределения ад - реса содержит блок приемопередатчиков, первый и второй регистры адреса и первый и второй дешифраторы,причем в. блоке распределения адреса вход-выход блока приемопередатчиков является входом-выходом адреса данных группы входов-выходов блока, выход блока приемопередатчиков соединен с информационными входами первого ивторого регистров адреса, вход синхронизации первого регистра адреса является входом синхронизации адреса группы входов-выходов блока, выход первого регистра адреса соединен с входом первого дешифратора и является адресным выходом блока, выход первого дешифратора соединен с первым входом второго дешифратора, вто - рой и третий входы которого являются группой входов-выходов блока, первый и второй выходы второго де1571597 шифратора соединены соответственнос входом синхронизации второго регистра адреса и с управляющим входом,блока приемопередатчиков, выход Составитель С,БурухинРедакто М.Товтин. Техред М,Ходанич Корректор Л.Патай Зак Подписно раж 570 рытиям при ГКИТ 4/5 ретениям и о ушская наб.,НИИПИ ственного комитета по и 113035, Москва, Ж,ельский комбинат "Патент", г.ужгород, ул, Гагарина, 101 роизводственно 1513 Госуд второго регистра адреса является информационным выходом блока и соединен с информационным входом блокаприемопередатчиков.