Параллельный накапливающий сумматор

СОЮЗ СОВЕТСНИХааилааксиижРЕСПУБЛИН А 01)5 С 06 Г 7/5 ИЗОБРЕТЕН ОПИСАН ТОР СНОМ 8 ИДЕТЕЛЬСТВ к ни ин Натрошви- Бенашвили тво СС 1969 о СССР 1 9842 ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМРИ ГННТ СССР 1(57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых вычислительных машинах и системах управления. Целью изобретения является расширение функциональных возможностей за счет выполнения операций вычитания и инверсии операндов. Параллельный накапливающий сумматор содержит в каждом разряде 1 триггер 2, два элемента И 3, 4, два элемента ИЛИ-НЕ 5, б, элемент ИЛИ 7. Разные функции в сумматоре выполняются с помощью подачи совокупности сигналов на входы 13-16 задания режима. 1 ил;Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых вычислительных машинах и системах управления.Цель изобретения - расширение функциональных возможностей за счет вь 1 полнения операций вычитания и инверсии операндов.На чертеже представлена схема паельного накапливающего сумматоараллельный накапливающий суммасодержит в каждом разряде 11-и) триггер 2, первый и второйенты И 3 и 4 соответственно, пери второй элементы ИЛИ-НЕ 5 и 6ветственно, элемент ИЛИ , входы9 соответственно единичного и ну Ого потенциалов сумматора, выходь 110 разрядов сумматора., информаные входы 11 -11 разрядов суммавход 12 сброса сумматора и с первого по четвертый входы 13-16 за даяния .режима сумматора соответственно.Сумматор работает следующим обрат ооя а с зоПараллельный накапливающий сумма Оо позволяет реализовать функции с ирования и вычитания двоичных о ерандов, функцию статического рег стра с синхронизированным приемом д оичного кода функцию синхрочизи 2 р ванного инверсного приема двоичн гс кода и Функцию инвертирования с д ржимого сумматора. На входы 13, 14 и 15, 16 подаются прямое и инверсн е значения сигналов задания вида о ерации соответственно.Для сложения двоичных операндов предварительно сумматор обнуляетс подачей высокого уровня сигнала н вМод 12 сумматора.Следовательно, все триггеры 2мматора переходят в нулевое состояние. Разрешающий сигнал подается на воды 13 и 16. В результате первый эюемент И 3 и первый элемент ИЛИ-НЕ50 5 оказываются подготовленными для щиема информации. При этом на выходе первого элемента ИЛИ-НЕ 5 первого разряда присутствует низкий потенци- М, поскольку иа его третий вход постоянно подается высокий потенциал55 с входа 8. Разряды кода первого операнда подеются на информационные входы 11-11 сумматора. Предположим,что первый операнд подготовлен кодом 1001 (и = 4). В первом разряде единица проходит через первый элемент И 3 и элемент ИЛИи на счетном входе триггера 2 устанавливает высокий потенциал. Такой же процесс происходит в четвертом разряде сумматора. В сумматоре применены Т-триггеры со статико-динамическим управлением, изменяющие свое состояние на задних фронтах входных сигналов, поэтому состояния триггеров 2 в первом и четвертом разрядах не меняются. После этого первый операнд 1001 снимается с входов 11,-11 и, следовательно, на них устанавливаются низкие потенциалы. В результате на счетных входах триггеров 2 первого и четвертого разрядов появляются низкие потенциалы, следовательно, они переходят в единичное состояние. Низкий потенциал с инверсного выхода триггера 2 первого разряда подается на третий вход первого элемента ИЛИ-НЕ 5 второго разряда и на счетном входе триггера 2 второго разряда устанавливает высокий потенциал. Высокий потенциал устанавливается также на счетном входе триггера 2 пятого разряда. После этого сумматор готов для приема второгооперанда.Второй операнд подается также на информационные входы 11-11, Предположим, что второй операнд представлен кодом 0111. При этом на счетных входах триггеров 2 первого и третьего разрядов появляются высокие потенциалы, поскольку входные логические единицы проходят через первые элементы И 3 соответствующих разрядов. Во втором разряде единица с ин- формационного входа 11 подается на первый вход первого элемента ИЛИ-НЕ 5 и на е 1;о выходе устанавливает низкий потенциал. Следовательно, триггер 2 второго разряда переходит в единичное состояние. Низкий потенциал с инверсного выхода триггера 2 второго разряда закрывает лервый элемент И 3 третьего разряда и переводит соответствующий триггер 2 в единичное состояние, Таким образом, в триггерах 2 записывается код 1111. После этого с информационных входов 11-11 снимается второй операнд. На счетных входах триггеров 2 второго, третьего и четвертого разрядов устанавливают 15646ся высокие потенциалы, а на счетном входе триггера 2 первого разряда - низкий потенциал. В результате триг" гер 2 первого разряда переходит в ну. левое состояние, высокий потенциал с инверсного выхода которого устанавливает на выходе первого элемента ИЛИ-НЕ 5 и на счетном входе триггера 2 второго разряда низкий потенциал, Триггер 2 второго разряда переходит в нулевое состояние, в свою очередь, переводят триггер 2 третьего разряда в нулевое состояние и т,д, В результате во всех четырех разрядах сумматора записывается код 0000 (при этом пятый разряд сумматора переходит в единичное состояние).Для вычитания двоичных операндов разрешающий сигнал подается на входы 20 14 и 15, В результате вторые элементы И 4 и ИЛИ-НЕ 6 оказываются подготовленными для приема информации, Приэтом на выходе второго элемента И 4 первого разряда присутствует низкий 25 потенциал, поскольку на его третий вход постоянно подается низкий потенциал с входа 9. Предположим, что в разрядах сумматора предварительно введено уменьшаемое, представляющее 30 собой кбд 10000. Разряды вычитаемого операнда подаются на информационные входы 11 -11, сумматора. Предположим, что вычитаемое представлено ко-дом 0111. В первом разряде единица на первом входе второго элемента ИЛИНЕ 6 устанавливает на его выходе низкий потенциал, который через элемент .ИЛИ 7 на счетном входе триггера 2 этого разряда образует задний фронт управляющего сигнала, который переводит его в единичное состояние. Такой же процесс происходит во втором и третьем разрядах сумматора. Высокий потенциал с прямого выхода триг гера 2 первого разряда открывает второй элемент И 4 второго разряца и устанавливает на входе соответствующего триггера 2 высокий потенциал. Такой же процесс происходит в третьем разряде сумматора. Высокий потенциал с прямого выхода триггера 2 третьего разряда устанавливает на выходе второго элемента ИЛИ-НЕ 6 чет-,. вертого разряда нулевой потенциал который через элемент ИЛИ 7 подается на счетный вход триггера 2. В триггере 2 четвертого разряда устанавливается единичное состояние,16 б,После этого операнд 0111 снимаетсяс информационных входов 11-11, Насчетных входах триггеров 2 второгои третьего разрядов устанавливаютсянизкие потенциалы. В результате триггеры 2 второго и третьего разряда переходят в нулевое состояние,Функция статического регистра с ,синхронизированным приемом двоичногокода осуществляется следующим образом.Предварительно сумматор обнуляется подачей сигнала на вход 12. Операнд подается на информационные входы 11-11 . Синхросигнал подаетсячерез вход 13 сумматора.Функция статического регистра синхронизированного инверсного приемадвоичного кода осуществляется следующим образом.Предварительно сумматор обнуляетсяподачей сигнала на вход 12, Послеэтого на входы 13 и 14 одновременноподается синхросигнал. На выходахвторых элементов ИЛИ-НЕ 6 разрядовсумматора устанавливаются. высокие потенциалы, которые через элементы ИЛИ7 подаются на счетные входы соответствующих триггеров 2 разрядов сумматора. После этого синхросигнал снимается с входов 13 и 14 сумматора.На выходах вторых элементов ИЛИ-НЕ6 разрядов сумматора устанавливаются низкие потенциалы, которые черезэлементы ИЛИ 7 на счетных входахтриггеров 2 разрядов сумматора образуют задние фронты управляющих сигналов, которые переводят их в единичное состояние,. Принимаемый операндподается на информационные входы11 да синхроснгнал приема - навход 14, В триггерах 2 устанавливается инверсия двоичного операнда.Функция инвертирования содержимого сумматора осуществляется следующкмобразом.Синхросигнал подается на входы 13и 14. На выходах первых элементовИЛИ-НЕ 5 или вторых элементов ИЛИ-НЕ6 что зависит от содержимого предыдущего разряда, устанавливаютсявысокие потенциалы, которые черезэлементы ИЛИ 7 подаются на счетные .входы триггеров 2 разрядов сумматора. После этого синхросигнгл снимается с входов 13 и 14. На счетныхвходах триггеров 2 разрядов сумматора образуются задние фронты управ1564616 Ляющих сигналов. В триггерах 2 разрядов сумматоров устанавливается инверсия кодасодержимого.Формула и з обретения 1Составитель А. КлюевТехред М. Дидик Корректор В. Кабащй,Редактор А. Огарщ Заказ 1160 Тираж 561 ПодписноеНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раущская наб., д. 4/5М йроизводственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,01 Параллельный накапливающий сумматор, содержащий в К-и разряде Ь = п, и - разрядность числа) триггер, первый и второй элементы И, пер-,10 ый элемент ИЛИ-НЕ и элемент ИЛИ, буричем вход сброса сумматора соединенвходами установки в "0" триггеров азрядов сумматора, прямые выходы коорых являются выходами соответстующих разрядов сумматора, выходы ервого и второго элементов И Е-го азряда сумматора соединены с соот етствующими входами элемента ИЛИ -го разряда сумматора, информационый вход Е-го разряда сумматора соеинен с первыми входами первого и торого элементов И 1-го разряда умматора, инверсный выход триггера -го разряда сумматора соединен с 25 торым входом первого элемента И 1+1)-го разряда сумматора, о т л иа ю щ и й с я тем, что, с целью асширения функциональных возможносей за счет выполнения операции вы итания и инверсии операндов, он содержит в 1 с-м разряде второй элемент ИЛИ-НЕ, причем выходы первого и второго элементов ИЛИ-,НЕ 1-го разрядасумматора соединены соответственно стретьим и четвертым входами элемента ИЛИ 1-го разряда сумматора, выход которого соединен со счетным входом триггера К-го разряда сумматора,информационный вход 1-го разряда сумматора соединен с первыми входамипервого и второго элементов ИЛИ-НЕЕ-го разряда сумматора, с первого почетвертый входы задания режима сумматора соединены с третьими входами,первых элементов И и с вторыми вхо"дами вторых элементов И, первых элементов ИЛИ-НЕ и вторых элементовИЛИ-НЕ разрядов сумматора соответст.венно, второй вход первого элемента И1-го разряда сумматора соединен стретьим входом первого элемента БЛИНЕ Е-го разряда сумматора, прямойвыход триггера Е-го разряда сумматора соединен с третьими входами вторых элементов И и ИЛИ-НЕ (м 1)-горазряда сумматора, входы единичногои нулевого потенциалов сумматора соединены соответственно с вторым вхо"дом первого элемента И и с объединенными третьими входами вторых элементов И и ИЛИ-,НЕ первого разряда сумматора.