Устройство для контроля многоразрядных блоков памяти

Изобретение относится к вычислительной технике и может быть использовано для контроля многоразрядныхблоков памяти, а также для функционального контроля микросхем ОЗУ.Цель изобретения - повышение достоверности контроля.На фиг. 1 приведена схема устройства для контроля многоразрядных блоЮков памяти; на фиг. 2 - пример воз"можной практической реализации пред,лагаемого устройства.Устройство (Фиг. 1) содержит генератор 1 тактовых сигналов, блок 2 15пуска-останова, первый триггер Э,первый счетчик 4, второй триггер 5,второй счетчик 6, блок 7 формирования сигнала"Выбор кристалла", блок 8постоянной памяти, И блоков 9 сравне.ния, группу И блоков 10 индикации,многоразрядный блок 11 памяти. Нафиг. 1 обозначено: и - количество адресных входов контролируемого многоразрядного блока 11 памяти; И - количество информационных входов контро.лируемого многоразрядного блока 11,памяти; К - разрядность дополнительного счетчика 6.Устройство работает следующим об".разом.Контроль многоразрядных блоков памяти проводится в два этапа.На первом этапе контроля выявляют ся неисправности схем "Выбор кристалла". С помощью формирователя 735сигнаЛа "Выбор кристе"ча" отключаются"Пускф с блока 2 пуска-останова устройство формирует управляющие сигналы.и тестовую последовательность на запись. При выключенных схемах "Выборкристалла" контролируемый многоразрядный блок 11 памяти не должен записывать и считывать тестовую информацию.Наличие сигнала "Брак" на первомэтапе, контроля говорит о том, чтоконтролируемый многоразрядный блок 11памяти имеет неисправимые дефектысхемы "Выбор кристалла" и дальнейшемуконтролю не подлежит,На втором этапе контроля устройство также работает в двух режимах: врежиме записи информации по адресам и55в режиме считывания записанной информации, при котором осуществляетсявыявление неисправностей проверяемого многоразрядного блока памяти,Перед началом работы устройства первый триггер 3, первый счетчик 4, второй триггер 5, второй счетчик 6 находятся в нулевом состоянии, Перед началом второго этапа контроля с помощью Формирователя сигнала "Выбор кристалла" включаются схемы "Выбор кристалла", затем по команде "Пуск" блок 2 пуска-останова запускает генератор 1 тактовых сигналов, который начинает выдавать тактовые импульсы на первые входы И блоков 9 индикации и на счетный вход первого счетчика Э.Второй триггер 5 формирует код, обеспечивающий реализацию режимов записи и считывания: "0" - запись, "1" - считывание информации для контролируемого многоразрядного блока памяти.Код адреса поступает в многоразрядный блок памяти с выходов счетчика 4 и этот же код поступает на и входов младших адресов разрядов блока 8 постоянной памяти, На К старших адресных разрядов блока постоянной памяти подается код с соответствующих выходов второго счетчика 6.Блок 8 постоянной памяти формирует тестовую последовательность, поступающую как на информационные входы контролируемого многоразрядного блока 11 памяти, так и на вторые входы И блоков 9 сравнения, на первые входы которых подается считываемая из контролируемого многоразрядного блока памяти тестовая последовательность. И блоков 9 сравнения служат для сравнения данных, считанных из контролируемого многоразрядного блока 11 памяти по заданным последовательностям адресов, с данными, которые былизаписаны по тем же последовательностям адресов, и работают следующим образом еСчитываемые из контролируемого многоразрядного блока 11 памяти коды без изменения поступают на первые входы М блоков 9 сравнения, которые осуществляют поразрядное сравнение поступающих на них кодов. По результатамсравнения информации, записанной в контролируемый мно" горазрядный блок 11 памяти и считанной из него, формируются . сигналы "Годен-брак", которые с выхода М блоков 9 сравнения поступают на вторые входы И блоков 10 индикации, где фиксируется неисправность, 5 15 При этом Формируется сигнал "Брак" и загорается элемент индикации, по которому фиксируется неисправность в соответствующем разряде контролируемого многоразрядного блока 11 памяти,По окончании цикла контроля (после того, как все тестовые последовательности, предварительно записанные в блок 8 постоянной памяти, иэ него считаны) при полном совпадении инФормации, записанной в контролируемый многоразрядный блок 11 памяти, с информацией считанной из этого блока памяти, второй счетчик 6 формирует сигнал, который поступает в блок 2 пуска-останова, который в свою очередь Формирует сигнал "Останова", по которому генератор 1 тактовых сигналов прекращает формирование тактовых импульсов. Формула изобретенияУстройство для контроля многоразрядных блоков памяти, содержащее генератор тактовых сигналов, первый счетчик, первый вход генератора тактовых сигналов является входом задания режима устройства, о т л и - ч а ю щ е е с я тем, что, с целью повьппения достоверности контроля, в устройство введены первый и второй триггеры, второй счетчик, блок формирования сигнала "Выбор кристалла", блок постоянной памяти, группа блоков сравнения, инверсный выход первого триггера соединен с входом синх 36444 6ронизации первого счетчика, выход переноса которого соединен с входомсинхронизации второго триггера, инверсный выход которого соединен с входом синхронизации второго счетчика,первый выход генератора тактовых сигналов является выходом синхронизацииустройства, второй выход генераторатактовых сигналов соединен с входомсинхронизации первого триггера, прямой выход которого соединен с входомблока формирования сигнала Выборкристалла", выход которого являетсявыходом разрешения выборки устройства, входы начальной установки первого и второго триггеров, первого ивторого счетчиков объединены и являются соответствующим входом устрой ства, выход переноса второго счетчика является выходом "1(онец работы"устройства, выходы группы блоковсравнения являются выходами результата контроля устройства, прямой вы ход второго триггера является выходом записи-чтения устройства, выходыпервого счетчика соединены с входамипервой группы блока постоянной памяти и являются адресными выходами уст ройства, входы второй группы блокапостоянной памяти соединены с выходами второго счетчика, выходы блокапостоянной памяти соединены с входами второй группы блока сравнения иявляются информационными выходамиустройства, входы первой группы бло"ка сравнения являются информационны"ми входами устройства.1536444 Составитель 1 О.СычеМ.Петрова Техред М,Ходанич Реда тор В.Гирняк К оизводственно-издательский комбинат Патент , г. Ужгород, ул. Га11 11 Заказ 112 Тираж 472 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ113035, Москва, Ж, Раушская наб., д. 4/5