Таймер

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1 С 06 Р 1/О КОМИТЕТ ОТКРЫТИЯМ ГОСУДАРСТВЕННЫПО ИЗОБРЕТЕНИЯПРИ ГКНТ СССР ЬСТ У СВИ АВТОРС Отличит елявляется ми процессами. ностью таймера особенто он воляет конт цессы, прот чет времени сходит нез ия является ьных возможн олировать временные кающие одновременно ро влетбоко т ого процесс Целью изобр ие функциосчет обесп ельство ССС 19/18, 198ьство СССР 1/04, 1985 про симо т расшире остей э чения временног Поставленная це нием блоков 1, селектора 7, су сравнения, триг 15, элемента НЕ памяти, счетчикаоратора 8, блока 9ера 11, элемента 17, 2 ил. том технике, в чапользовано вехнологически(57) Изобретение относитстике и вычислительнойстности, может быть иссистемах контроля за. т ЯО 525695 А 1 о контроля процессов. ль достигается введеИзобретение относится к автоматике и вычислительной технике и можетбыть использовано в системах контроля за технологическими процессами. 5Цель изобретения - расширение функциональных: возможностей за счет обеспечения временного контроля процессов.На фиг. 1 представлена Функцио нальная схема таймера; на фиг. 2 временные,циаграммы.Таймер содержит блоки 1, 2 гамяти и 3 памяти, счетчик 4, блок 5 синхро 9низацп, мультиплексор 6 селектор 7, 15 сумматор 8, блок 9 сравнения, тактовый генератор 10, триггер 11, элементы И 12-15, элемент ИЛИ 16, элементНЕ 17, группу 1 8 входов задания временного интервала, вход 19 запуска, 20 группу 20 входов номера интервала, вход 21 разрешения записи, вход 22 разрешения чтения, выход 23 задания номера процесса, выход 24 признака достоверной инФормации, 25Блок 5 синхронизации имеет счетчик 25, дешифратор 26, счетчик 27 и выходы 28-31.Таймер работает следующим образом.Тактовым генератором 10 производится тактирование счетчика 25, состояние которого дешифрируется,цешийратором 26, который вырабатывает сигналыуправления которые управляют работойвсего таймера. Счетчик 27 последовательно опрашивает ячейки памяти блокови 2. Информация с блока 2 памяти поступает на группу входов блока 9сравнения, на вторую группу входовкоторого подается информация со счетчика 4, на выходе блока 9 формируетсясигнал сравнения, если состояние счетчика 4 и состояние опрашиваемой ячейки блока 2 равны С появлением сигнала сравнения происходит запись номера процесса, который был опрошен, вблок 3 памяти с организацией Р 1.РО.Память с организацией Р 1.РО работает следующим образом.В начальный момент память очищена 50ФМ 11и на ее выходе 24 установлен 0 , сообщающий, что память пуста. При подаче на вход разрешения записи памятиР.РО строба по переднему фронту происходит запись данных, установленныхна инФормационном входе, ь- первый регистр памяти. По окончании стробат,е. по заднему фронту, эти данныезаписываются в последний (и-й) регистр памяти Р 1.РО при этом на выходе 24 устанавливается "1", сообщающая о том, что в памяти Р 1.РО появились данные, При подаче нового строба записи новые данные записываютсяв (и)-й регистр памяти Р 1.РО и т,д,При считывании информации на входразрешения чтения подается строб,по переднему фронту которого данные,находящиеся в последнем регистре,устанавливаются на информационномвыходе памяти Р 1.РО, а по заднемуфронту происходит перезапись информации в регистрах: из (и)-го в и-йиз (и)-го в (и)-й из (и)-го в(и)-й и т.д.1(огда вся информация считана, навыходе 24 устанавливается "0".Цикл опроса блока 2 памяти составляет величину одного такта счетчика4, который тактируется счетчиком 27.Время опроса одного процесса состоитиз четырех тактов,Первый такт - такт записи времениокончания процесса в ячейку памятиблока 2 по адресу, выставленному нагруппе 20 входов. Если процесс запущен, то в блоке 1 памяти по этому жеадресу ячейки памяти переводят из пассивного состояния в активное. Счетчик25 циклов блока 5 синхронизации устанавливается в такое состояние, прикотором на выходе 28 имеется "1", ана выходах 29-31 - "0". На выходеэлемента И 14 формируется сигнал,который поступает на управляющие входы селектора 7, открывая их по первойгруппе входов, на вход расширения записи блока 2 и на вход элемента ИЛИ16, на выходе которого формируетсясигнал разрешения записи, поступающий на вход разрешения записи блока1. Блоки 1 и 2 памяти переходят и режим записи информации, на их адресныевходы поступает информация с группы20 входов через мультиплексор 6, Вблоке 1 памяти происходит запись информации о состоянии процесса черезмультиплексор 7 по входу 19 запуска,В блок 2 памяти записывается информация, поступающая с выхода сумматора 8, на входы которого поступает информация со счетчика 4 и с группы 8входов. В этом такте информационныевыходы блока 1 памяти и блока 2 памяти находятся в закрытом состоянии.Второй такт - такт проверки состояния процесса, сравнение состояниясчетчика 4 и состояния ячейки памятиблока 2, В этот такт тактовый генератор 10 вырабатывает новый импульс,который устанавливает на счетчике5такое состояние,при котором на выходе 29 дешифратора 26 блока 5 синхронизации устанавливается "1", а наостальньгх выходах - "0". По сигналувыхода 28 блока 5 синхронизации пер Овый мультиплексор 6 и селектор 7 переключаются по второму входу. На адресные входы блокови 2 памяти через мультиплексор 6 поступает информация со счетчика 27, а на входеразрешения чтения снимается сигнал свыхода 29 блока 5, переводящий блоки1 и 2 памяти в режим считывания информации. На одной группе входов блока 9 сравнения устанавливается состояние с блока 2 памяти, на другойгруппе входов - состояние счетчика 4Если эти два состояния одинаковы, тоблок 9 сравнечия формирует сигнал равенства, который поступает на вход 25элемента И 2, а на другой вход через элемент НЕ 17 поступает иншормация о состоянии процесса. Если процессактивен, то на входе триггера 11 устанавливается "1", сформированная на 30выходе элемента И 12. По заднемуфронту сигнала с выхода 29 блока 5синхронизации,"поступающего на входсинхронизации триггера 11, триггер11 запоминает это состояние на следующий такт,Третий такт - такт записи номерапроцесса, который закончился, в буферную память 3. Счетчик 25 устанавливается в такое состояние, при котором на выходе 30 блока 5 синхронизации имеется "1", а на выходах 2831 блока 5 синхронизации - "0". Сигналом с выхода 30 открывается элементИ 13 по первому входу, на втором входе устанавливается состояние триггера 11, Сформированный сигнал с выходаэлемента И 18 переводит блоки 3 итпамяти в режим записи посредствомподачи сигнала на вход разрешениязаписи блока 3 памяти, Ячейка памяти, соответствующая номеру процесса,переводится в пассивное состояние.Если произошла запись номера закончившегося процесса, на выходе 24 устанавливается "1", элемент И 15 открывается по первому входу,Четвертый такт - такт считыванияинформации из блока 3 памяти, В этом такте счетчик 25 установится в такое состояние, при котором на выходах 28 29 и 30 устанавливается "0", а на выходе 31 дешифратора 26 блока 5 синхронизации - 1. Элемент И 15 открывается по входу, соединенному с выходом 31 блока 5 синхронизации. На выходе элемента И 15 формируется сигнал 24 признака достоверной информации, Если внешнее устройство готово к принятию информации, оно устанавливает сигнал на входе 22, соединенном с входом разрешения чтения блока 7 памяти, на группе выходов 23 устанавливаются данные с группы выходов блока 3. По заднему фронту сигнала с выхода 31 блока 5 синхронизации счетчик 27 устанавливается в новоесостояние. Формула изобретенияТаймер, содержащий тактовый генератор, блок синхронизации, три элемента И, первый блок памяти; мультиплексор и элемент ИЛИ, причем выход тактового генератора соединен с тактовым входом блока синхронизации, первый выход блока синхронизации соединен с первым входом первого элемента И, выход которого соединен с управляющим входом мультиплексора, о т л ич а ю щ и й с я тем, что, с целью расширения функциональных возможностей таймера за счет обеспечения временного контроля процессов, в него введены два блока памяти, элемент НЕ, сумматор, блок сравнения, четвертый элемент И, триггер, счетчик и селектор, причем второй выход блока синхронизации соединен с синхровходом триггера, с входом разрешения гашения первого блока памяти, с входом разрешения гашения второго блока памяти, третий выход блока синхронизации соединен с первым входом второго элемента И, четвертый выход блока синхронизации соединен с первым входом третьего элемента И, пятый выход блока синхронизации соединен со счетным входом счетчика, группа разрядных выходов которого соединена с пер- . вой группой информационных входов блока сравнения и первой группой входов сумматора, вторая группа входов которого является группой входов задания длительности временного интервала таймера, группа выходов сумма.тора соединена с первой группой ини ГКНТ СССР ета по а, Ж11 1Производственно-издательский комбинат Патент , г, Ужгород,а.гарина, 10 формационных входов второго блока памяти, группа выходов которого соединена с второй группой информационных входов блока сравнения выход 1 авенства которого соединен с первым входом четвертого элемента И, вто рой вход которого соединен с выходом .лемента НЕ, вход которого соединенвыходом первого блока памяти, выод триггера соединен с первым инормационным входом селектора, второйнформационный вход которого являтся входом запуска таймера, выход селектора соединен с вторым входомторого элемента И и с информационным входом первого блока памяти,руппа выходов блока синхронизацииоединена с первой группой информаионных входов мультиплексора и сруппой информационных входов третьео блока памяти, группа выходов коорого является группой выходов номеа процесса таймера, вход разрешения чтении третьего блока памяти является входом разрешения чтения таймера, вторая группа информационных вхс -дов мультиплексора является группойьходов номера интервала таймера, выход первого элемента И соединен с управлякицим входом селектора, с входомразрешения записи второго блока памяти и с первым входом элемента ИЛИ,второй вход которого соединен с выходом второго элемента И и с входомразрешения записи третьего блока памяти, второй выход которого соединенс вторым входом третьего элемента И,выход которого является выходом признака достоверной информации таймера,выход элемента ИЛИ соединен с входомразрешения записи первого блока памяти, группа выходов мультиплексорасоединена с группами адресных входовпервого и второго блоков памяти, выход четвертого элемента И соединенс информационным входом три гера.