Устройство для адресации блоков памяти
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 1679490
Авторы: Козелков, Лозбенев, Пархоменко
Текст
СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИК Р 12/О Н нко, С.В,И БЛ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР ОПИ АНИЕ ИЗОБРЕ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССМ 1298755, кл, 6 06 Р 12/00, 1987.Авторское свидетельство СССЬ 1481777, кл. 6 06 Е 12/02, 1987,(54) УСТРОЙСТВО ДЛЯ АДРЕСАЦКОВ ПАМЯТИ(57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для адресации блоком памяти с преобразованием логического адреса обращения в физический адрес в резервированных Э,ВМ, Целью изобретения является снижение аппаратурных затрат. Устройство содержит и переключателей 1 флагов, сумматор 2, дешифратор 3, шифратор 4, элементы И 5 и имеет адресный вход 6 и адресный выход 7, 1 ил,1679490 Составитель А. БаркинаТехред М.Моргентал Корректор М, Пожо Редактор А, Шандор Заказ 3215 Тираж 374 Подписное ВНИИПИ Государственного Комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 Изобретение относится к автоматике и вычислительной технике и может быть использовано для адресации блоков памяти с преобразованием логического адреса обращения в физический адрес в резервированных ЭВМ.Целью изобретения является снижение аппаратурных затрат.На чертеже представлена функциональная схема устройства.Устройство содержит п переключателей 1 флагов,(п - количество адресуемых блоков памяти), сумматор 2, дешифратор 3, шифратор 4, элементы И 5, адресный вход 6 и адресный выход 7.Устройство работает следующим образом.Логический адрес обращения к функционально законченному блоку(каналу ввода- вывода, процессору, блоку памяти) в начальный момент времени с выхода 6 через сумматор 2 поступает на дешифратор 3. Адресу обращения на входе 6 в этот момент соответствуют сигналы высокого уровня на выходах дешифратора 3 с 1-го по 1-й (1=1п), После этого по цепи обратной связи выходы дешифратора 3 - элементы И 5 - входы сумматора 2 - выход сумматора 2 - вход дешифратора 3 происходит асинхронное преобразование логического адреса обращения в физический адрес полных (неотключенных, незанятых) функциональных блоков. Переключатели 1 флагов установлены до начала работы в положение низкого уровня (блок годен) или высокого уровня (блок негоден). Таким образом, если на вход устройства6 поступает логический адрес в соответствии с положениями переключателей 1 флагов годности, асинхронно он преобразуется 5 в физический адрес +в, где п 1 - число негодных блоков, содержащихся среди первых блоков. Через время, необходимое на завершение переходных процессов в устройстве, преобразованный адрес готов к 10 снятию с выхода 7 устройства, на которыйон поступает с выхода шифратора 4.Таким образом, устройство позволяетпреобразовывать логические адреса функциональных блоков в физические адреса 15 годных блоков при сохранении непрерывного поля адресов для годных блоков. Формула изобретения Устройство для адресации блоков памя ти, содержащее дешифратор, п переключателей флагов (где п - число адресуемых блоков памяти), и элементов И, причем выход 1-го переключателя флага соединен с первым входом 1-го элемента И (1=1п), 1-й 25 выходдешифратора соединен с вторым входом 1-го элемента И, о тл и ч а ю щ ее с я тем, что, с целью снижения аппаратурных затрат, в него введены сумматор и шифратор, причем выход сумматора соединен с 30 входом дешифратора, 1-й выход которого соединен с 1-м входом шифратора, выход которого является адресным выходом устройства, выход 1-го элемента И соединен 35 с 1-м входом сумматора, (и+1)-й вход которого является адресным входом устройства.
СмотретьЗаявка
4737346, 11.09.1989
ВОЙСКОВАЯ ЧАСТЬ 32103
ПАРХОМЕНКО НИКОЛАЙ ГРИГОРЬЕВИЧ, ПАРХОМЕНКО ИРИНА ИГОРЕВНА, КОЗЕЛКОВ СЕРГЕЙ ВИКТОРОВИЧ, ЛОЗБЕНЕВ ВЛАДИМИР ЮРЬЕВИЧ
МПК / Метки
МПК: G06F 12/00
Метки: адресации, блоков, памяти
Опубликовано: 23.09.1991
Код ссылки
<a href="https://patents.su/2-1679490-ustrojjstvo-dlya-adresacii-blokov-pamyati.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для адресации блоков памяти</a>
Устройство приоритетного обращения процессоров к общему блоку памяти данных
Номер патента: 682898
Опубликовано: 30.08.1979
МПК: G06F 13/18, G06F 9/50
Метки: блоку, данных, обращения, общему, памяти, приоритетного, процессоров
...+ 1 + П 1 ах СХ (подкд И 11,12+ в(2) ГДЕ 1 доднл ВРЕМЯ ПОДКЛ 1 ОЧЕНИЯ ПРОЦЕССОров к шинам, связывающим его с ЗУ.Сигнал с выхода элемента 7 ИЛИ поступает на первый вход запускающего элемента 15 И, на втЬрой вход которого подается единичный сигнал с инверсного выхода счетчика 3, а на третий вход - единичный сигнал с выходного элемента 8 ИЛИ. В том случае, если четвертый вход запускающего элемента И открыт единичным сигналом, с нулевого выхода триггера 2, сигнал с выхода запускающего элемента И перебрасывает триггер 2 в состояние, при котором на его выходе появляется единичный сигнал, поступающий на выходную шину 27 запроса и далее на управляющий вход ЗУ. Сигнал с инверсного выхода триггера занятости блокирует возможность поступления от...
Устройство для записи информации в блок программируемой постоянной памяти
Номер патента: 955195
Опубликовано: 30.08.1982
Авторы: Поляшов, Соболев, Суворов
МПК: G11C 17/00, G11C 7/00
Метки: блок, записи, информации, памяти, постоянной, программируемой
...такты;Т - начало записи кода а в блокпамяти, 25Т, - конец записи кода О;временной интервал непосредственно записи в блокпамятиУстройство работает следующим об разомо Процесс записи информации в блок памяти можно разбить,на два этапа: первый этап - этап ожидания или этап подготовки информации, когда происхо дит смена адреса и данных, подлежащих записи, и второй этап - этап непосред" ственно работы устройства, который ,состоит из а рабочих тактов, а каждый такт, в свою очередь, подразделя ется на два временных интервала: первый - считывание из блока памяти и второй - запись в блок памяти.На этапе подготовки устанавливается необходимый адрес Ь на выходе ком" 45 мутатора 8 и данные с на выходе блока 1 (Фиг,2),В момент Т с выхода блока 1...
Устройство для трансляции логических адресов в адреса памяти на магнитных дисках
Номер патента: 966695
Опубликовано: 15.10.1982
МПК: G06F 9/36
Метки: адреса, адресов, дисках, логических, магнитных, памяти, трансляции
...выход второго сдвигающего 1 фрегистра соединен с первым входом блокаэлементов И, управляющие входы сдвигающих регистров, коммутатора и второй входблока элементов И являются третьим входом узла, вторым выходом которого явля-щются выход элемента ИЛИ, входы которого соединены с выходом посЛеднего элемента И и с выходами знакового разрядавычитателей, входы уменьшаемого которых соединены с выходами регистров, чет.двертым входом узла являются входы вычитаемого вычитателей,На фиг 1 приведена структурная схема устройства для трансляции логическихадресов в адреса памяти на магнитныхдисках; на фиг. 2 - структурная схемаблока назначения; на фиг. 3 - функциональпая схема генератора расстановки;на фиг. 4 - функциональная схема блокауправления; на...
Устройство для обнаружения ошибок в блоках памяти
Номер патента: 1249593
Опубликовано: 07.08.1986
МПК: G11C 29/00
Метки: блоках, обнаружения, ошибок, памяти
...8, запоминаемого в триггере 11,В случае возникновения корректируемой .ошибки информация в сдвиговыхрегистрах преобразователя 1 кодов иблоках 2 и 3 обнаружения адреса ошибки продолжает сдвигаться. Сдвиг информации в блоке 1 продолжается дотех пор, пока в триггерах 30-37 элементом ИЛИ-НЕ не зафиксированы нули,что в силу известных свойств двучлена х -1 определяет момент расположения Ь =5 младших разрядах сдвигового регистра 18 пакета ошибок. Сэтого момента сдвиг информации в регистре 18 и во всех первых регистрахсдвига блоков 2 и 3 прекращается,что обеспечивается передачей сигналаот блока 23 через элемент И 19 и инвертор 20 на элемент И 21.С момента обнаружения корректируе.мОй ошибки начинают поступать синхроимпульсы на счетчики 24 и...
Устройство для формирования адресов буферной памяти
Номер патента: 1434495
Опубликовано: 30.10.1988
Автор: Гаврилов
Метки: адресов, буферной, памяти, формирования
...- при передаче сообщения.В исходном состоянии в циклах записи в блок 1 памяти постоянно записывается значение счетчика 5. Импульс записи проходит через элемент И 4 на вход записи блокапамяти.В циклах чтения из блока 1 памяти считывается значение, записанное в блок 1 памяти в том же канальном интервале предыдущего цикла. В резуль - тате для всех каналов на выходе АЛД 2 формируется и загружается в регистр 3 код нуля - начальные текущие адреса для каждого канала как приемного, так и передающего, так как в данном случае В .= С - 1.При приходе слова сообщения, о чем свидетельствует логический "0 в цикле приема на входе 14 устроц тна, занам интервале. Появление слова сообщения в нулевом канале ("О" на входе 14 ) вызывает запрет записи в блок...
Предыдущий патент: Устройство управления памятью
Следующий патент: Устройство для сопряжения каналов ввода вывода с абонентами
Случайный патент: Устройство для измерения частоты собственных колебаний контакт-деталей герконов