Цифровой функциональный преобразователь

;дД 1 Ц 7:1l 1 ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ ПИСАНИЕ ИЗО А ВТОРСНОМУ СВИДЕТЕЛ(46) 23.09.87. Бюл, Мд 35 (71) Пензенский политехнический институт(56) Авторское свидетельство СССР Р 1015375, кл. С 06 Г 7/544, 1981.Авторское свидетельство СССР У 1251103, кл. С 06 Г 15/31, 1985. (54) ЦИФРОВОЙ ФУНКЦИОНАЛЪНЫЙ ПРЕОБРАЗОВАТЕЛЬ(57) Изобретение относится к области вычислительной техники и может быть использовано в специализированных вычислителях, ориентированных на таб.личную обработку информации. Цельюизобретения является уп 1 Уощение преобразователя и повышение его быстродействия. Цифровой функциональныйпреобразователь содержит регистр 1старших рязрядов аргумента, блок 2памяти, первый накапливающий сумматор 3, регистр 4 приращения функции,второй накапливающий сумматор 5,схему 6 сравнения, регистр 7 младшихразрядов аргумента, блок 8 управления, Процесс вычисления основан натабличном способе вычисления. Опорное значение функции выбирается на основе старших разрядов аргумента, априращение - на основе младших разрядов, 1 з.п.ф-лы, 2 ил.Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях, ориентированных на табличнуюГ) обработку информации.Цель изобретения - упрощение преобразователя и повышение его быстродействия.На фиг. 1 представлена функциональная схема преобразователя; на фиг. 2 - функциональная схема блока управления.Цифровой функциональный преобразователь содержит регистр 1 старших разрядов аргумента, блок 2 памяти, сумматор 3, регистр 4 приращения функции, второй накапливающий сумматор 5, схему 6 сравнения, регистр 7 младших разрядов аргумента, блок 8 управ20 ления.Блок управления содержит формирователь 9 импульсов, элемент 10 задержки, первый элемент ИЛИ 11, триггер 12, первый элемент И 13, генератор 14 импульсов, второй элемент ИЛИ 15, регистр 16, второй 17 и третий 18 элементы И, третий элемент ИЛИ 19, Сумматор 3 состоит из первого накапливающего сумматора 20 и коммутатора 21.1Преобразователь функционирует следующим, образом,Сигнал, определяющий начало цикла вычисления, по шине "Пуск" поступает на формирователь 9 импульсов блока 8 управления. Формирователь 9 импульсов вырабатывает стандартный импульс, который поступает на первыйвход блока 8 управления и обеспечивает обнуление первого 3 и второго 5сумматоров, а также занесение значения старших разрядов аргумента Х врегистр 1 и младших разрядов в регистр 7. Сигнал с выхода формирователи 9 импульсов, кроме того, задерживается элементом 10 задержки наинтервал времени, несколько цревышающий длительность импульса, формируемого формирователем 9 импульсов. Таким образом, импульс, появляющийсяна выходе элемента 10 задержки,обеспечивает взведение триггера 12блока 8 управления в единичное состояние, а также занесение выбираемыхиз блока памяти по адресу, определяемому значением кода в регистре 1старших разрядов аргумента, значенийфункции У 1 и приращения функции ь= У;, - У, соответственно в сумматор3 и регистр 4 приращения функции. Импульс с выхода элемента 10 задержки поступает такжечерез второй элемент ИЛИ 15 на вход синхронизации регистра 16 блока 8 управления, обеспечивая запись единицы в его младший разряд. Импульсы с выхода генератора 14 импульсов (опорной частоты) начинают поступать через открытый первый элемент И 13 на вход сдвига регистра 16, обеспечивая продвижение единицы по его разрядам. В целях исключения возможных "гонок импульсов с выходов элемента 10 задержки и генератора 14 импульсов выходы младших разрядов регистра 16 не участвуют в серии управляющих сигналов. Первый из сигналов, формируемый на первом выходе регистра 16, поступает на стробирующий вход схемы 6 сравнения (кодов), где сравнивается значение кода регистра 7 младших разрядов аргумента и нулевой код, В случае равенства сравниваемых величин на выходе схемы 6 сравнения вырабатывается импульс, который поступает через первый элемент ИЛИ 11 на вход сброса триггера 12, устанавливая его в нулевое состояние. Кроме того, сигнал с выхода схемы 6 сравнения поступа.ет на вход сброса регистра 16, обнуляя его, а также обеспечивает подсуммйрование к содержимому первого сумматора 3 результата, содержащегося во втором сумматоре 5, т.е. У = У + + ЬУ . На этом вычисления заканчиваются, а результат вычисления значения функции У снимается с информационных выходов первого сумматора 3,В противном случае регистр 16 продолхает работать и импульс, формируемый на его втором выходе, поступает на первые входы элементов И 17 и 18. При этом работа устройства происходит следующим образом. Если старший разряд регистра 7 младших разрядов аргумента равен единице, то сигнал высокого (единичного) уровня поступает на вход третьего элемента И 18, открывая его. Сигнал с выхода элемента И 18 подается на вход синхронизации второго сумматора 5, а через третий элемент ИЛИ 19 - на входы сдвига регистров 4 и .7, обеспечивая подсуммирование к содержимому второго сумматора 5 содержимого Регистра 4 приАращения функции, т.е, ЬУ = аУ + Д,1339554 и сдвиг содержимого регистра 7 младших разрядов аргумента влево, а содержимого регистра 4 приращения функции вправо на один разряд.В случае, если старший разряд ре 5 гистра 7 младших разрядов аргумента равен нулю, то сигнал низкого (нулевого) уровня поступает на инверсный вход второго элемента И 17, открывая его (третий элемент И 18 закрыт), и сигнал с второго выхода регистра 16 (сдвига) через открытый третий элемент И 18 и третий элемент ИЛИ 19 поступает на входы регистров 4 приращения функции 7 младших разрядов аргумента, обеспечивая сдвиг содержимого регистра 7 младших разрядов аргумента влево, а содержимого регистра 4 приращения функции вправо на один разряд.Импульсы, формируемые на выходах элементов И 17 и 18, поступают через третий элемент ИЛИ 19 на вход второго элемента ИЛИ 15 и затем на син.хронизирующий вход регистра 16, обеспечивая запись единицы в его младший разряд.1 Далее весь основной цикл вычисления повторяется до получения равенст- З 0 ва Х,3 = О. Причем минимально возможное приращение по оси Х соответствует шагу аргумента, Очевидно, что минимальное число таких циклов (г) определяется величиной шага таблицы,Формула изобретения 1. Цифровой функциональный преобразователь, содержащий регистр старших разрядов аргумента, регистр младших разрядов аргумента, регистр приращения функции, два накапливающих сумматора коммутатор, схему сравнения, блок памяти и блок управления, причем выход регистра старших разрядов аргумента соединен с адресным входом блока памяти, первый выход которого соединен с информационным входом регистра приращения функ- б 0 ции, выход которого соединен с информационным входом первого накапливающего сумматора, входы сброса первого и второго накапливающих сумматоров и входы синхронизации регистров млад- бб ших и старших разрядов аргумента объединены и соединены с первым выходом блока управления, .второй выход которого соединен с синхронизирующим входом регистра приращения функции, син.хронизирующий вход первого накапливающего сумматора соединен с третьимвыходом блока управления, входы сдвига регистра младших разрядов аргумента и регистра приращения функции объединены и соединены с четвертым выходом блока управления, вход признаказавершения итерации которого и синхронизирующий вход второго накапливающего сумматора объединены и соединены с выходом "Равно схемы сравнения, стробирующий вход которой соединен с пятым выходом блока управления, вход запуска которого соединен содноименным входом преобразователя,выход результата которого соединен свыходом второго накапливающего сумматора, о т л и ч а ю щ и й с я тем,что, с целью упрощения преобразователя, входы старших и младших разрядов аргумента преобразователя соединены соответственно с информационнымивходами регистров старших и младшихразрядов аргумента, выход регистрамладших разрядов аргумента соединенс первым информационным входом схемысравнения, второй информационныйвход которой соединен с шиной логического нуля преобразователя, выходстаршего разряда регистра младшихразрядов аргумента соединен с входоманализа аргумента блока управления,ввторой выход блока управления соединен с управляющим входом коммутатора,первый информационный вход которогосоединен с вторым выходом блока памяти, второй информационный вход коммутатора соединен с выходом первогонакапливающего сумматора, выход коммутатора соединен с информационнымвходом второго накапливающего сумматора,2. Преобразователь по п. 1, о т - л и ч а ю щ и й с я тем, что блок управления содержит генератор импульсов, формирователь импульсов, регистр, триггер, три элемента ИЛИ, три элемента И и элемент задержки, причем вход запуска блока управления соединен .с одноименным входом формирователя импульсов, выход которого соединен с первым выходом блока управления, с входом элемента задержки и с первым входом первого элемента ИЛИ, второй вход которого соединен с входом признака завершения итерации блока управления, выход первого эле1339554 Составитель С.КуликРедактор Е.Папп Техред М.Дидык ктор М.Шарам аж 672ственного кзобретенийБ, Рау 4223/39 ТиВНИИПИ Госудпо делам113035, Моск писное ак митета СССР открытий шская наб., д. 4 П оектнаяПроизводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,1 мента ИЛИ соединен с входом сброса триггера, выход элемента задержки соединен с входом установки триггера, с вторым выходом блока управления и с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента ИЛИ, выход второго элемента ИЛИ соединен с входом синхронизации регистра, вход . сднига которого соединен с выходом первого элемента И, первый и второй входы которого соединены с выходами соответственно генератора импульсов и триггера, первый и второй выходы регистра соединены соответственно с пятым выходом блока управления и спервыми входами второго и третьегоэлементов И, второй вход второго элемента И и второй вход третьего элемента И соединен с входом анализа 5аргумента блока управления, выходывторого и третьего элементов И соединены соответственно с первым ивторым входами третьего элемента ИЛИ,выход третьего элемента ИЛИ соединен с третьим выходом блока управле-ния, вход признака завершения итера-ции которого соецинен с входом сброса регистра, выход третьего элементаИЛИ соединен с четвертым выходом блока управления.