Устройство для тестового контроля цифровых блоков

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХ 9 БЛИН С 9 50 4 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ ЗОБРЕТЕНИ ПИСАН ЛИТВУ 3 енное объедисъезда КПСС(54) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ(57) Изобретение относится к областиавтоматики и цифровой вычислительнойтехники, может быть использовано вуправляющих комплексах и вычислительных центрах с разнородной цифровойтехникой и является усовершенствованием изобретения по а,с. У 1251084.Целью изобретения является расширение функциональных возможностейконтроля блоков различного функциоК АВТОРСКОМУ СВ(56) Авторское свндет9 1251084, кл. С 06 Р нального назначения, Поставленнаяцель достигается тем, что в устройство дополнительно введен блок реконфигурации памяти. Введение в устройство блока реконфигурации памяти дает возможность производить перестройку памяти каналов в зависимости отФстепени сложности цифровых контролируемых блоков, что позволяет рационально использовать оборудование,повысить его производительность,Так, при тестовом контроле цифровыхблоков средней и малой степени сложности перестройка памяти каналов позволяет увеличить емкость памяти длятестовых наборов в 2-3 раза, этодает возможность снизить количествоперегрузок канальной памяти от ЭВМ,в процессе которых в основном и теряется производительность устройства. СКроме того, перестройка памяти позволяет увеличить скорость контроля также в 2-3 раза, 5 ил.Изобретение относится к автоматике и вычислительной технике и можетбыть использовано для контроля цифровых блоковЦель изобретения - расширениефункциональных возможностей устройства эа счет возможности контроляблоков различного Функциональногоназначения. 10На фиг.1 изображена функциональная блок-схема предлагаемого устройства; на фиг.2 - блок микропрограммного управления; на фиг.3 - блокреконфигурации памяти; на Фиг.4 - 15блок обмена с контролируемым цифровым блоком; на фиг.5 - мультиплексорадреса.Устройство содержит входную и вы-,ходную шины связи с ЭВМ, буферныйрегистр 1, буФерный блок 2 памяти,блок 3 микропрограммного управления,блок 4 реконфигурации памяти, блок 5. обмена с контролируемым цифровым бла"ком, счетчик б логических номеров, 25блок 7 памяти, счетчик 8 длины векторов, регистр 9 набора и выходнойкоммутатор 10,Блок 3 микропрограммного управления содержит модификатор адреса, сос тоящий из коммутатора 11, программного регистра 12, блока 13 памяти микро.команд, мультиплексора 14, шифратора15, дешиЪратора 16, адресного-мультиплексора 17 блока 18 синхронизации, триггеров 1 9 и 20 и элемента ИЛИ21. Кроме того, блок 3 содержит блокпамяти, образованный блоком 22 памятимасок каналов, блоком 23 памяти тестовых наборов и блоком 24 памяти кодов управления кбммутатором входов -выходов,Блок 4 реконфигурации памяти содержит счетчик 25 слоев памяти, коммутаторы 2 б - 28 и элементы И 29 - 31.Блок 5 обмена с контролируемымцифровым блоком содержит узел памяти,образованный регистром 32 масок каналов, регистром 33.тестовых наборови регистром 34 кодов управления коммутатором входов - выходов, Кроме то-,го, блок 5 содержит коммутатор 35 входов - выходов, элемент 36 задержки,разрядный блок 37 сравнения, элементИЛИ 38 и коммутатор 39 результата.Мультиплексор адреса содержит.ре 55гистр 40 адреса тестового набора,коммутатор 41, адресный регистр 42,шифратор 43, регистр 44 конечного адреса тестового набора и схему 45сравнения.Матричная органиэация канальныхОЗУ, используемая в устройстве, ориентирована на тестовый контроль цифровых блоков большой сложности (т.е.блоков, имеющих шинную организациюструктуры, содержащих микропроцессоры, БИС ОЗУ и т.п.).Контроль таких блоков, в частности,предполагает смену направления.обмена данными между устройством контроля .и контролируемого блока, а такжемаскирование результата контроля полюбому числу контактов в каждом такте контроля.Однако, в настоящее время удельный вес цифровых блоков большой сложности в общей номенклатуре иэделийсоставляет 15-20 Х,Б остальных случаях цифровые блоки являются блоками средней и малойстепени сложности, При их контроленеобходимость в блоках памяти кодовуправления коммутатором входов - выходов и памяти масок каналов отпадает,Поэтому в устройстве предлагаются средства для переконфигурации бло"ка памяти в зависимости от степенисложности контролируемых цифровыхблоков.В случае контроля цырровыхблоковсредней ч малой степени сложностиблока памяти кодов управления коммутатором входов " выходов и памяти масок каналов используются в качестведополнительной памяти тестовых наборов, а распределение контактов блокана входы и выходы, а также маскирование незадействованных контактов осуществляется соответствующими регистрами.Устройство работает в двух режимах: в режиме тестового контроля цифровых блоков большой сложности и врежиме тестового контроля цифровыхблоков средней и малой степени сложности. В первом режиме устройство работает следующим образом, Цифровой контролируемый блок подключается к входам - выходам коммутатора входов - выходов блока обмена с контролируемым цифровым блоком (объект контроля не показан). В тесте содержится таблица соответствия логических номе" ров контролируемого цифрового блокаЗапись информации буферного блока 2 памяти вблоки 22 - 24 памятиоеуществляется следующим образом, Код выборки узлов заносится в буферный регистр 1, а информация с выходов буферного блока 2 памяти подается на информационные входы блоков 22 - 24 памяти. В регистр 40 начального адреса тестового набора заносится код начального адреса теста. В программныйрегистр 12 заносится адрес подйрограммы записи информации в блоки 22 - 24 памяти. По микрокоманде, поступающей с выхода дешифратора 16, осуществляется запись информации из буферного блока 2 памяти в выбранныйблок памяти, Операции повторяютсядля всех типов узлов, при ртом в буферный регистр 1 предварительно заносятся коды выборки соответствующихблоков устройства.После перезаписи информации избуферного блока 2 памяти в блоки 23и 24 памяти и в счетчик 25 слоев памяти в блок 2 памяти заносятся только изменения в тестовой последовательности последующего такта. После заполнения информацией блоков 22 - 24 памяти в регистр 44 конечного адреса тестового набора заносится код конечного адреса, В программный регистр 12 заносится начальный адрес программы ввдачи теста.Кодом на выходе буферного регистра 1 счетчик 25 слоев памяти устанавз 143095 его физическим контактам выходных размеров.Р блок 7 памяти с входной шины связи с ЭВИ записываются физические5 номера контролируемого цифрового блока, соответствующие логическим номерам,Запись информации в блок 7 памяти осуществляется следующим образом. Код 10 логического номера контакта цифрового контролируемого блока по входной шине связи с ЭВИ заносится в счетчик 6 логических номеров, По данному адресу в блок 7 памяти с входной шины связи с ЭВИ заносится код физического адреса контакта контролируемого блока. С входной шины связи с ЭВМ в блок 3 микропрограммного управления заносятся микропрограммы работы. Адрес микрокоманд заносится в программный регистр 12, коды микрокоманд - в блок 13 памяти микрокоманд, начальный адрес теста - в регистр 40 начального адреса тестового набора, а конечный 25 адрес заносится в регистр 44 конечного адреса тестового набора, коды частоты функционального контроля и временного положения строба контроля, обеспечивающего прием информации с контролируемого цифрового блока, заносится в блок 18 синхронизации.В тестовом наборе, необходимом для каждого такта контроля, содержатся входные воздействия и эталонные реак 35 ции, коды маскирования каналов цифрового блока и коды управления кеммутатором входов - выходов.Вначале тестовый набор заносится в буферный блок 2 памяти следующим образом, В буферный регистр 1 заносится код выбранного запоминающего устройства. В счетчик 6 логических номеров заносится начальный логический номер контакта цифрового контролируемого блока. В счетчик 8 длины векторов заносится код длины группы шин, которым соответствует данная тестовая последовательность. Тестовый набор заносится в регистр 9 набора. Код нформации блока 7 памяти выбирает нформационный разряд буферного блока 2 памяти, в который записывается код информации старшего разряда регистра 9 набора. Запись осуществляется по команде, формируемой дешифратом 16По микрокоманде блока модификации адреса увеличивается на единицу значение счетчика 6 логических номеров и уменьшается на единицу состояниесчетчика 8 длины векторов тестовогонабора, а также осуществляется сдвиг влево информации в регистре 9 набора. Процесс записи информации выполняется по новому информационному разряду буферного блока памяти. Приведенные операции повторяются до тех пор, пока содержимое счетчика 8 длины векторов не станет равным нулю. Приэтом по микрокоманде блока 3 микропрограммного управления включаетсятриггер 19 и через элемент ИЛИ 21осуществляется блокировка тактовыхсигналов, поступающих с выхода блока18 синхронизации. После изменениясодержимого буферного регистра 1 врегистр 9 набора заносится информация нового значения теста, и процессзаписи повторяется. Таким образом, в буферный блок 2 памяти заносятся данные, необходимые для одного тактаконтроля.5 14ливается в состояние, обеспечивающеепередачу на выход коммутатора 26 содержимого выходных шин блока 23 памяти тестовых наборов, .коммутаторы 27 и 28 устанавливаются в состояние коммутации на выход соответственно блока 22 памяти масок каналов и блока 24 памяти кодов управления коммутатором входов - выходов.Элементы И 29 - 31 устанавливаются в состояние, разрешающее прохождение синхросигналов занесения в регистры 32 " 34 блока 5 обмена с контролируемым цифровым блоком,Затем запускается блок 18 синхронизации, который обеспечивает выдачутактовых импульсов, поступающих навходы блока.3 микропрограммного управпения и блока 4 реконфигурации памяти. Кроме того, блок 18 синхронизации вьщает импульсы на входы счет,чика 25 слоев памяти и для обеспечения стробирования принимаемой информации с выходов контролируемого цифрового блока. Частота этих импульсов может быть в два или три раза 1 в зависимости от количества блоков памяти, используемых для тестовых наборов ) выше, чем частота импульсов,поступающих на входы регистров блока3 микропрограммного управления. По микрокоманде блока 3 микропрограммного управления код начального адреса из регистра 40 начального адреса тестового набора заносится в адресный регистр 42 тестовых воздействий. Выбранная по данному адресу информация из блоков 22 - 24 памяти заносится в соответствующие регистры 32 - 34.Информация с выхода регистра 34 управления коммутатором входов - выходов обеспечивает управление коммутатором 35 входов - выходов, информация с выхода регистра 33 тестовых ,наборов Формирует коды воздействия и эталонных реакций, информация с выхода регистра 32 масок каналов используется для маскирования незадействованных каналов или каналов, состояния которых являются неопределенными.Во втором режиме устройство работает следующим образом.Рассмотрим случай, когда для тестовых, наборов используются три блока 22 - 24 памяти. 30957 6Данные о распределении контактовконтролируемого цифрового блока навходы и выходы, а также о маскировабнии незадействованных контактов блока заносятся в буферный блок 2 памяти описанным ранее способом.Выходные сигналы буферного регистра 1 устанавливают коммутатор 27 блока 4 реконфигурации памяти в режимпередачи данных на входы регистра 32блока 5 обмена с контролируемым цифровым блоком, а элемент И 30 - всостояние, разрешающее прохождениеимпульсов записи на синхровход регистра 32, в результате чего осуществляется запись содержимого буферногоблока 2 памяти в регистр 32 масокканалов.20 Затем элемент И 30 устанавливается в состояние, запрещающее прохождение синхросигналов на входы регистра 32 масок каналов, переводя еготем самым в режим хранения информации, 26 Аналогичным образом через коммутатор 28 блока 4 реконфигурации памятиосуществляется запись информации врегистр 34 кодов управления коммутатором входов - выходов блока 5 обмеЗ 0 на с контролируемым цифровым блоком.Выходным сигналом буферного регистрачерез элемент И 31 регистр 34 также переводится в режим хранения информации. Затем происходит занесениеинформации в блоки 22 - 24 памятиблока 3 микропрограммного управления.Особенностью при занесении информацииследует считать, что первый тестовыйнабор заносится по первому адресублока 23 памяти тестовыхнаборов,второй тестовый набор заносится попервому адресу блока 22 памяти масокканалов, третий тестовый набор заносится по первому адресу блока .24памяти кодов управления коммутатором входов - выходов. А так как максимальная частота тестового контроля в основном определяется временемцикла считывания из блоков 22 - 24,то это дает возможность при минималь.ном цикле считывания повысить скорость тестового контроля в три раза.С выхода буферного регистра 1устанавливается коэффициент деления 55 счетчика 25 слоев памяти. По входной,шине связи с ЭВМ в блок 18 заноситсякод коэфФициента увеличения частоты,обеспечивающий прием информации сконтролируемого цифрового блока и7 14 частоты, выдаваемой на входы счетчи", ка 25 слоев памяти по сравнению с частотой импульсов, выдаваемых на входы регистров блока 3 микропрограммного управления, и осуществляется его запуск.Го микрокоманде блока 3 микропрограммного управления код начального адреса из регистра 40 начального адреса тестового набора заносится в адресный регистр 47. Выбранная по данному адресу информация из блоков 22 - 24 памяти поступает на входы коммутатора 26, Запускается счетчик 25 слоев памяти. Информация из блоков 22 - 24 памяти через коммутатор 26 последовательно заносится в ререгистр 33 тестовых наборов, т.е. в каждом цикле считывания информации выполняется за три цикла контроля.В каждом следующем цикле считывания информации из блоков 22 - 24 памяти код с выхода адресного регистра 42 увеличивается на единицу при помощи шифратора 43. Новое значение кода адреса тестового набора через коммутатор 41 заносится в адресный регистр 42 и обеспечивает выборку из блоков 22 - 24 памяти.Процесс формирования теста продолжается до тех пор, пока содержимое адресного регистра 42 не станет равно коду регистра 44 конечного адреса тестового набора. Сигнал с выхода схемы 45 сравнения поступает на управляющий вход мультиплексора 14, что обеспечивает перевод адресного регистра 42 в режим хранения инФормации, и новая тестовая последовательность не формируется. Результаты контроля с выходов разрядного блока 37 сравнения через элемент ИЛИ 38 поступают на управляющий вход мультиплексора 14, что обеспечивает Фиксирование результата "Конец проверки" или "Брак" в триггерах 19 и 20 и выдачу сообщения на выходную шину связи с ЭВМ. На индикацию можно передавать данные, поступающие с выходов коммутатора 39 результата и выходного коммутатора 10.Для выдачи данных блока 5 обмена с контролируемым цифровым блоком на индикацию необходимо в счетчик 6 логических номеров занести начальный логический номер контакта объекта контроля, а в счетчик 8 длины векторов - код длины вектора. В програм 309578 30 Устройство для тестового контроля цифровых блоков по авт.св. Р 1251084, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет возможности конт" роля блоков различного функционального назначения, устройство дополнительно содержит блок реконфигурации памяти, первая группа информационных входов которого соединена с группой выходов буферного блока памяти, вторая, третья и четвертая группы информационных входов блока реконфигурации памяти соединены с первой, второй и третьей группами выходов поля микрокоманд блока микропрограммного управления соответственно, группа управляющих входов блока реконфигурации памяти соединена с первой группой выходов буферного регистра, пятая группа информационных входов и синхровход блока реконфигурации памяти соединены с второй группой выходов буферного регистра и с первым выходом поля синхронизации блока микропрограммного управления соответственно, первая, вторая и третья группы, выходов блока реконфигурации памяти соединены с первой, вто 35 40 45 50 55 5 10 15 20 25 мный регистр 12 заносится начальныйадрес микропрограммы выдачи результатов контроля. В буферный регистрзаносится код выбираемого регистра,который переключает необходимое направление коммутатора 39 результата.Код с выхода блока 7 памяти выбираетнеобходимый информационный разряд припомощи выходного коммутатора 1 О. Помикрокоманде блока 3 микропрограммного управления в регистр 9 наборазаносится информация с выхода выходного коммутатора 10, Затем содержимое счетчика 6 логических номеровувеличивается на единицу, а счетчик8 длины векторов уменьшается на единицу, что обеспечивает коммутациюинформации нового логического номера.Процесс заполнения регистра 9 наборапродолжается до тех пор, пока содержимое счетчика длины векторов не станет равным нулю, Информация с выходов регистра 9 набора через выходнуюшину. связи передается в ЭВМ для: индикации, что позволяет локализоватьнеисправности объекта контроля,Формула изобретения9 14 рой и третьей группами информацион/ных входов блока обмена с контролируемым цифровым блоком соответственно, первый, второй и третий синхровыходы которого соединены с первым, вторым и третьим выходами блока реконфигурации памяти соответственно, четвертый синхровход блока обмена с контролируемым цифровым блоком соединен с вторым выходом поля синхронизации блока микропрограммного управления, причем блок реконфигурации памяти содержит счетчик слоев памяти, три коммутатора и три элемента И, группа информационных входов счетчика слоев, памяти и информационные входы .первого, второго и третьего элементов И образуют пятую группу информационных входов блока реконфигурации памяти,. синхровходы первого и второго коммутаторов образуют управляющую группу входов блока реконфигурации памяти, синхровход ,которого соединен со счетным входом ,.счетчика слоев памяти и вторыми входами первого, второго и третьего элементов И, выходы которых образуют 30957 1 Опервый, второй и третий выходы блокареконфигурации памяти соответственно, группы выходов первого, второгои третьего коммутаторов образуют 5вторую, третью и первую группы выхо;дов блока реконфигурации памяти соответственно, первая группа информационных входов блока реконфигурациипамяти соединена с первыми группамиинформационных входов первого и второго коммутаторов, вторая группаинформационных входов первого коммутатора соединена с третьей группой 1 б информационных входов блока реконфигурации памяти и первой группой информационньм входов третьего коммутатора, вторая группа информационныхвходов которого соединена с второй 2 О группой информационных входов блокареконфигурации памяти, четвертаягруппа информационных входов которого соединена с второй группой инфор"мационных входов второго коммутатора 25 и третьей группой информациойныхвходов третьего коммутатора, управляющие входы которого соединены с разрядными выходами счетчика слоев памяти,1430957 ставитель А.Сиротская ед Л.Сердюкова Корректор Э.йончаков актор А.Рев аэ 5344/51 аж 70 По Государственного елам изобретений сква, Ж, Рауша ектнан, 4 Производственно-полиграфическое предприятие, г, Ужгор В 11 ИИПИпо13035,дпнсноекомитета СССи открытийкая наб д,