Преобразователь правильной двоично-десятичной дроби в двоичную дробь и целых двоичных чисел в двоично-десятичные

Союз Советских Социалистических РеспубликОЛ КАЛИКЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(23) Приоритет Государственный комитет СССР но делам нвооретеннй и открытий(088.8) Дата опубликования описания 150680(72) Автор изобретения В.И. Омельченко Таганрогский радиотехнический институт им. В.Д. Калмыкова(54) ПРЕОБРАЗОВАТЕЛЬ ПРАВИЛЬНОЙ ДВОИЧНО-ДЕСЯТИЧНОЙ ДРОБИ В ДВОИЧНУЮ ДРОБЬ И ЦЕЛЫХ ДВОИЧНЫХ ЧИСЕЛ В ДВОИЧНО-ДЕСЯТИЧНЫЕИзобретение относится к автоматике и вычислительной технике и можетбыть использовано при построениипреобразующих устройств,Известен преобразователь двоич-.ного кода в двоично-десятичный,содержащий двоично-десятичный сдвигающий регистр, разделенный натетрады, двоичный регистр, блокикоррекции и управления сдвигом (1),Недостатком известного устройстваявляется большая сложность и большойобъем аппаратуры в блоках коррекции. Наиболее близким по технической сущности к предлагаемому является преобразователь правильной двоичнодесятичной дроби в двоичную дробь и целых двоичных чисел в двоичнодесятичные, содержащий двоично-десятичный сдвигающий регистр, разделенный на и тетрад, где п - число двоично-десятичных разрядов преобразуемого числа, двоичный регистр, одноразрядный сумматор, блоки управления коррекцией, блок управления, блок коррекции, первый элемент И, первый вход которого соединен с выходом блока управления коррекцией, второй вход соединен с выходом блока коррекции, а выход первого элемента Исоединен с первым входом одноразрядного сумматора, второй вход которогосоединен с первым выходом первойтетрады сдвигающего регистра, выхододноразрядного сумматора соединенсо входом первой тетрады сдвигающего регистра, второй выход которой1 О .соединен со входом блока управлениякоррекцией. Кроме того, известныйпреобразователь содержит дополнитель.ный регистр и логический блок 2).Недостаток этого преобразователязаключается в относительно низкомбыстродействии, связанном с тем,что число производимых коррекций вкаждом цикле прямо пропорциональночислу тетрад .,Цель изобретения - повышениескорости преобразования, Поставленная цель достигается тем, что коррекцию кодов осуществляют одноразрядные сумматоры, включенные в каждуюпреобразующую тетраду сдвигающегорегистра,Для этого предлагаемый преобразователь содержит (и) одноразрядныхсумматоров, (п) элементов памяти,элементов И, выходной коммутатор,входной коммутатор, выходы которогосоединены со входами двоичного регистра, выходы которого соединены спервой группой входов выходного коммутатора, вторая группа входов выходного коммутатора соединена сгруппой выходов блока управления и спервой группой входов входного коммутатора, вторая группа входов входного коммутатора соединена с первымвходом и-ой тетрады сдвигающего регистра и выходом и-ого одноразрядногосумматора, выход 1-ого (1 = 1-(п)одноразрядного сумматора соединенс первым входом 1-ой тетрады сдвигающего регистра и с входом 1-ого элемента памяти, выход которого соединенс первым входом 1-ого элемента И записи, выход 1-ого элемента И записисоединен со вторым входом (1+1)-ойтетрады сдвигающего регистра, вторыевходы всех элементов И записи соединены с первым выходом блока управления, второй вход первой хетрадысдвигающего регистра соединен с выходом выходного коммутатора, первыйвход -ого (=2+и) одноразрядногосумматора соединен с выходом -огоэлемента И, первый вход которого соединен с выходом -ого блока управления коррекцией, вторые входы всехэлементов И соединены с выходсмблока коррекции, вход которого соединен со вторым выходом блока управления, первый выход -ой тетрады сдвигающего регистра соединен со вторымвходом -ого одноразрядного сумматора, второй вход -ой тетрады сдвигающего регистра соединен со входом-ого блока управления коррекцией,третьи группы входов выходного ивходного коммутаторов соединены соответственно с третьим и Четвертымвыходами блока управления.На чертеже представлена функциональная схема предлагаемого устройства.устройство содержит управляющуюшину 1, блок 2 управления, элементы3 памяти, элементы И 4 записи, шины5 двоичной информации, сдвигающийрегистр б, входной коммутатор 7,тетрады 8, элементы И 9, шины 10десятичной информации, двоичный регистр 11, блоки 12 управления коррекцией, блоки 13 признака коррекции,(двухкодовый элемент ИЛИ), выходнойкоммутатор 16, элементы И 17,18, элемент ИЛИ 19, одноразрядные сумматоры 20,Управляющая шина 1 предназначенадля пуска всего устройства в целом.Блок 2 управления вырабатываетпризнаки и сигналы, необходимые дляфункционирования всего устройства,Элементы 3 памяти хранят содержимоестарших разрядов всех тетрад. Элемен ты И 4 записи обеспечивают записьсодержимого элементов памяти в необходимый момент времени в младшие разряды всех тетрад одновременно.Шины 5 двоичной информации предназначены для записи двоичного числа, подлежащего преобразованию. Сдвигающий регистр 6 хранит и сдвигает содержащуюся в нем информацию. Входной коммутатор 7 предназначен для записи в каждом цикле значения разряда переноса, появляющегося на выходе старшей тетрады. Тетрады 8 хранят исходную информацию или результат промежуточных вычислений. Начертеже тетрады сдвигающего регистраб расположены в порядке убываниядесятичных разрядов снизу вверх.Элементы И 9 являются составной частьювходного коммутатора 7 и обеспечивают запись результата преобразова ния правильной двоично-десятичной,цроби в двоичный регистр 11. Шины10 двоично-десятичной информациислужат для ввода двоично-десятичнойдроби в тетрады сдвигающего регистра 6. Двоичный регистр 11 предназначен для хранения исходного целого двоичного числа, либо результатапромежуточных вычислений, блоки 12управления коррекции вырабатывают ихранят для каждой тетрады двоичнодесятичного числа признак коррекции.Составными элементами каждого блока12 управления коррекцией являютсяблоки 13 признака коррекции и элементы 14 памяти, Блок 15 служит длякоррекции всех тетрад сдвигающегорегистра б. Выходной коммутатор 1 бслужит для последовательной выдачиразряда преобразуемого двоичногосигнала, В состав коммутатора вхо дят К элементов И 17 и элементы ИЛИ19. Элементы И 18 служат для подачикорректируемого кода. Одноразрядные двоичные сумматоры 20 служатдля сложения исходного числа илипромежуточных значений с кодом коррекции, Преобразование как двоичнодесятичной дроби, так и целого двоичного числа осуществляется методом сдвига исходного числа (а затем промежуточных результатов) на один разряд в сторойу старших разрядов с последующей одновременной коррекцией всех тетрад двоично-десятичного числа, если есть перенос из предыдущих(младших) тетрад. Преобразование правильной двоичнодесятичной дроби в двоичную дробьзаключается в последовательных сдвигах исходной дроби (или промежуточных результатов) в сторону старших разрядов (производится умножение на 2) и выделении целой части, представляющей собой искомую двоичную дробь, начинающуюся со старшего разряда. При этом те тетрады, кото 741260рые до сдвига больше или равны пяти,корректируются прибавлением кода 0011.Работа в этом режиме заключаетсяв следующем,Сигналом, поступающим по управляющей шине 1 запускается блок 2 5управления, вырабатывающий потенциюдесятичного преобразования и такты,необходимые для коррекции и сдвигаисходной информации (промежуточныхрезультатов), Одновременно по шинам10 десятичной информации записываетсяисходная двоично-десятичная дробь втетрады 8 сдвигающего регистра б,Приэтом тетрады 8 и одноразрядные сумматоры 20 образуют последовательныесумматоры для сложения четырехразрядных чисел. В первом такте производится одновременный анализ всехтетрад двоично-десятичного числа,При этом, если содержимое тетрад досдвига больше или равно 5, то вырабатываются и запоминаются блоками12 управления коррекцией признакикоррекции (сигналы переноса)Впоследующих четырех тактах производится коррекция всех тетрад двоично-десятичного числа путем сложениясодержимого тетрад 8 сдвигающего регистра с корректирующими кодом 0011,При этом старшие разряды всех сумм(кроме старшего разряда 1-той суммы) ЗОзаписываются на (1-1)-й элемент памяти. Старший разряд 1-той суммы с выхода сумматора 20 старшей тетрадыпоступает через соответствующий элемент И 9. входного коммутатора 7, в 35двоичный регистр 11, начиная со старше. о разряда, Вслед за этим в пятом,шестом и седьмом тактах производитсяодновременный сдвиг вправо младшихтрех разрядов всех тетрад 8 сдвиГающе-ого регистра, а содержимое элементов3 памяти в восьмом такте записываетсяв младшие разряды последующих тетрад 8. По окончании сдвига все тетрады сдвигающего регистра хранятпромежуточный результат для следующего цикла преобразования, Описанныйпроцесс коррекции и сдвигов производится и циклов по 8 тактов каждый,с той лишь разницей, что снимаемаяинформация со старшего сумматора вкаждом цикле записывается через элемент И 9 входного коммутатора 7в соответствующий разряд двоичного регистра 11.55В табл.1, где представлен процесспреобразования правильной двоичнодесятичной дроби 0999.Рассмотрим преобразование целогодвоичного числа. Метод сдвига и коррекции заключается в том, что исходное двоичное число сдвигается в сторону старших разрядов, с выделениемстарших разрядов двоичного числа,поступающих в двоично-десятичныйреверсивный сдвигающий регистр. При этом те же тетрады, которые больше или равны тяги, суммируются с корректирующим кодом 0011.Работа в этом режиме производится следУющим образом.Сигнал, поступающий по управляющей шине 1, запускает блок 2 управления, вырабатывающий потенциал двоичного преобразования, необходимое число циклов и тактов преобразования. Одновременно по шинам 5 двоичной информации записывается параллельным кодом исходное целое двоичное число, Коррекция и сдвиг содержимого всех тетрад 8 сдвигающего регистра производится одновременно.При этом в младший разряд младщей тетрады 8 цостугает информационный разряд . в .еренас) с двоичного регистра 11, Двоичный регистр 11 служит лишь для хранения информации, а необходимый сдвиг осуществляется в каждом цикле съемом соответствующего разряда (начиная со старшего в первом цикле) выходным коммутатором 1 б.Процесс преобразования целого двоичного числа в двоично-десятичное поясняет табл.2, где представлен пример преобразования числаА = 11111001Для оценки технико-экономического эффекта сравним оба устройства по быстродействию.В известном преобразователе каждый цикл преобразования обусловлен временем сдвига 1 и временем коррекции кгде и - число тетрад двоично-десятичного числа;- число разрядов двоичногочисла;ф - длительность тактирующегоимпульса;4 - число разрядов тетрады.Оценим быстродействие предлагаемого устройстваТ+(,-4 М+4-а.Выигрьпа в быстродействии составляетт,фпсзйЕсли число тетрад двоично-десятичного регистра равно 10,то скорость преобразования увеличивается на порядок, Это повыдение быстродействия особенно важно в случае совмещения решения одной задачи и подготовки данных для ввода-вывода другой и позволяет повысить производительность специализированной вычислительной машины.2 А 0 1 0 000001 11111011 лоАМ Искомая дробь 11111 000010 0000 10 о о 08 2 А 8 100100 О О О О О О О О О зобретения му 0000000000 К, ООООООООО А 8000100100 комое число О 0 1 0 0 1 0 0 1 0 Преобразователь правильной двоич- ио-десятичной дроби в двоичную дробь ,и целых двоичных чисел в двоичнодесятичные, содержащий сдвигающий регистр, разделенный на итетрад, где и вчисло двоично-десятичных разрядов преобразуемого числа, двоичный регистр, одноразрядный сумматор, блоки управления коррекцией, блок управления, блок коррекции, первыйэлемент И, первый вход которого соединен с выходом блока управлениякоррекцией, второй вход соединен свыходом блока коррекции, а выходпервого элемента И соединен с первымвходом одноразрядного сумматора,второй вход которого соединен с первымвыходом первой тетради сдвигающегорегистра, выход одноразрядного сумматора соединен со входом первойтетрады сдвигающего регистра, второивыход которой соединен со входомблока управления коррекцией, о т л ич а ю щ и й с я тем, что, с цельюувеличения скорости преобразования, он содержит (и) одноразрядныхсумматоров, (и) элементов памяти,(и) элементов И записи, (и)блоков управления коррекцией,(п)элементов И, выходной коммутатор,входной коммутатор, выходы которогосоединены со входами двоичногорегистра, выходы которого соединеныс первой группой входов выходногокоммутатора, вторая группа входоввыходного коммутатора соединена сгруппой выходов блока управления ис первой группой входов входногокоммутатора, вторая группа входоввходного коммутатора соединена спервым входом и-ой тетрады сдвигающего регистра и выходом и ого одноразрядного сумматора, выход 1-ого(1=14(п) одноразрядного сумматора соединен с первым входом 1-ойтетрады сдвигающего регистра и свходом 1-ого элемента памяти, выходкоторого соединен с первым входом1-го элемента И записи, выход 1-гоэлемента И записи соединен со вторым входом (1+1)-ой тетрады сдвигающего регистра, вторые входы всех элементов И записи соединены, с первым выходом блока управления, второй вход первой тетрады сдвигающего регистра 5соединен с выходом выходного коммутатора, первый вход 3-ого (3=2 М) одноразрядного сумматора соединен с выходом 3-ого элемента И, первый вход которого соединен с выходом 3-ого блока управления коррекцией, вторые входы всех элементов И соединены с выходом блока коррекции, вход которого соединен со вторым выходом блока управления, первый выход 3-ой тетрады соединен со вторым входом 3-ого одноразрядного сумматора, второй вход 3-ой тетрады соединен со входом 3-ого блока управления коррекцией, третьи группы входов выходного и входного коммутаторов сое динены соответственно с третьим ичетвертым выходами блока управления,Источники информации,принятые во внимание при экспертизе 75 1. Авторское свидетельство СССР Р 486314, кл. С 06 Р 5/02, 1973,2, Авторское свидетельство СССР 9 526886, кл. 6 06 Р 5/02, 1974.741260 Составитель М. варшавскийТехред Н,Ковалева Коррект Муск едактор Л. Алексе Заказ 3326 Филиал ППП Патент, г. УжгороД, ул. Прое,4 ЦНИИП по 113035, ТиражГосуеламМоскв рственного комиэобретений и о Ж, Раушска одписноета СССрытийнаб., д