Устройство для умножения

ИЯ ОМ ДЕТЕЛЬСТВ А(21) 4698120/24 (22) 31.05,89 (46) 15.03.91. Бюл (72) А,А. Костак и (53) 681,325(088,В, Яскеви яд(56) Авторс В 888109,Авторско М 1529216, ССР8,7) Из тносится к может быть ычисли- спольэо тение нике и зработ ельной ано пр стройс строде ющих ожения чисел,ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ПНТ СССР ИСАНИЕ ИЗ кое свидетельство Скл. С 06 Р 7/52, 19 е свидетельство ССС кл, С 06 Р 7/52,) УСТРОЙСТВО ДЛЯ УМНОЖВ для изготовления с применением ЕИС. Сомножители могут быть представлены любой позиционной системе счисления, Целью изобретения является повышение быстролеиствия, Введение в устройств содержащее регистр 1 множимого, первую группу б:;оков 2 вычисления разр ных значений произведения, первую и вторую группы буферных регистров 4 и 5, второй группы 3 вычисления разряд ных значений произведения, третьей и четвертой групп буФерных регистров 6 и 7, регистра 9 задержки, коммутаторов 8 и сумматора 10, дает возможность обрабатывать в одном такте два разряда множителя без увеличения.дли тельности такта, 1 ил,Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующихустройств умножения чисел, удобныхдля изготовления с применением БИС,Сомножители могут быть представленыв любой позиционной системе счисленияЦель изобретения - повьшение быст Ородействия устройства,На чертеже представлена функциональная схема устройства .для умножения,Устройство для умножения содержит 15регистр 1 множимого, и блоков",гвычисления ра;,. ных эачений произведения первой г; уппы, и,блоков 3 ,3 вычисления разрядных значений про 1 эведеий второй 20группы, по и буферных регистров4 - 7 соответственно первой, второй,третьей и четвертой групп, (и+1).мматор 10, перв ай вход 11 и вторй 25вход 12 коррекции устройства, входы,3 и 14 младших и старших разряденожителя устройства соответствео,первый 15 и второй 1 б управляющиевходы устройства, вход 17 переноса 30устройства, выход 18 переноса устройства, первый 19 и второй 20 выходыустройства.Рассмотрим ункцональное назначение и реализацию узлов и блоков уст 35ройства.Регистр 1 и-разрядный предназначен для хранения и-разрядного значеия множимого.Регистры 4 - 7 гредназначены дляхранения старших и младних разрядовразрядных произведений, срормированных на соответствующих выходах блоков г и 3.45Каждьй блок 2 или 3 предназначен для вычисления произведения разряда множимого на разряд множителя, сложения полученного результата с разрядными слагаемыми и учета переноса из со седнего младшего блока 2 или 3, Он реализует функцию Р=ХУ+А+В+Р,55 где Х, У - разряды сомножителей, поступающие на входы множимого и множителя блока2 (3); А, В - разрядные слагаемые, поступающие на входы первогои второго слагаемых блока2 (3);Р - входной перенос, поступающий на вход ереноса бло"ка 2 (3),Таким образом, на выходах блока2 (3) формируются значения старшегои младшего разрядов произведения и переноса в старший разряд полученногопроизведения, который является переносом блока 2 (3).Блок 2 комбинационного типа и может быть реализован различными спосо".ами, обеспечивающим выполнение укаэанной Функции.Регистр 9 предназначен для хранения и/2 младших разрядов частчогороизведения, формируемого группойблоков 3 в результате умножения и-разрядов множимого на старшие и/2 разрядов множителя и выдачи этих разрядовпроизведения для подсулпировая кчастичному произведению множимого намладшие и/2 разрядон множителя, Онпредставляет собой и/2-раэрядньд сд:;.:.говый регистр,Сумматор 10 одноразрядный предназначен для суммирования определенныхразрядов частичных произведений, формируемых группами блоков 2 и 3, аенно в (и/2+2)-и такте суммируются(и/2+1)-й разряд частичного праиэведения множимого на младшие и/2 разрядов множителя, хранимый в регистре 5,и младший разряд частичного произведения множимого на старшие и/2 разрядовмножителя, хранимый в первом разрядерегистра 9. Он представляет собойкомбинационный сумматор, выполненныйлюбым из известных методов,На чертеже не показаны цели синхронизации, записи и установки в нулевое состояние регистров 1, 4, 5, б,7 и 9. Отметим, что используеся общая цепь синхронизации всех регистровустройства, цепь разрешения записи врегистр 1 соединена с цепями установки в нулевое состояние регистров 4,5, б, 7 и 9 и имеется общая цепь разрешения записи в регистры 4, 5, б,7 и 9. Устройство работает следующим образом,Пусть в исходном состоянии регистры 4, 5, 6, 7 и 9 обнулены, в регист163517 ре 1 хранится без знака и/разрядное значение множимого, на вход 15 устройства подан потенциал, запрещающий распространение переноса между блока 5 ми 2 и между блоками 3, на вход 16 устройства подан потенциал, настраивающий коммутаторы 8 на передачу информации со своих первых информационных входов (для -го коммутатора 8 - с вы-О хода 1-го разряда регистра 1 на вход множимого блока 2, а для (п+1)-го коммутаторах 8 - с выхода переноса блока 3 и/2+1 на вход переноса блока 3 и/2+2), 15Умножение в устройстве осуществляется эа (п/2+2) тактов, причем в первых и/2 тактов производится параллельное вычисление частичных произведении множимого на и/2 младших и и/2 20старших разрядов множителя, в (и/2++1)-м такте эти частичные произведения приводятся к однорядному коду(разряды этих частичных произведенийхранятся только в регистрах 5 и 7, а 25в регистрах 4 и 6 хранится нулеваяинформация), и в (п/2+2)-и такте равновесовые разряды частичных произведений суммируются и Формируется окончательный реэ льтат. 30 В каждом из и/2 первых тактов раооты устройства на его вход 13 поступает по одному разряду иэ и/2 младших разрядов множителя, начиная спервого (самого младшего) разряда,одновременно с этим на вход 14 устройства поступает и/2 старших разрядов множителя, начиная с (и/2+1)-горазряда. 11 ри этом в каждом блоке 2,(3) производится умножение 1-го разряда множимого, поступающего на еговход множимого с выхода 1-го коммутатора 8 (с выхода 1-го разряда регистра 1), на разряд множителя, поступа ющего на его вход множителя с входа 13 (14) устройства, и прибавление к младшему разряду получившегося при этом произведения через входы второго и первого слагаемых блока 2(3,)50 младшего разряда произведения аднока 2 , (3,), сФормированного в предьдущем такте и хранимого в (1+1)-м регистре 5 (7), и старшего разрядапроизведения блока 2; (3;), сформиро ванного в предыдущем такте и хранимого в 1-м регистре 4 (6), Сформированные старший и младший разряды произведения блока 2, (3,) с его выходов 6 6записываются в 1 регистры 4 и 5 (6 и7) соответственно,1 осле выполнения и/2 первых тактов работы устройства на его входы13 и 14 подается нулевая информация,а на его вход 15 подается потенциал,разрешающий распространение переносамежду соседними олоками 2 и соседними блоками 3, В результате в устройстве образуются две цепи последовательно соединенных блоков блоков 2и 3, работающие автономно и в течение(и/2+1)-го такта работы устройства вкаждом блоке 2(31) производится сложение информации из соответствующихрегистров 4 и 5 (6 и 7), а также прибавление значения переноса, Формируемого и (и/2+1)-м такте на выходе переноса блока 2, , (3). Таким образом, после завершения переходногопроцесса два частичных произведенияиз двухрядного кода преобразуются волнорядный и с выходов младших разрядов блоков " (3 ) разряды этихпроизведений записываются в соответствующие регистры 5 (7),1 осле выполнения (и/2+1)-го тактаработы устройства на вход 13 устройства подается значение кода единицыв даннои системе счисления (на входе14 устройства по-прежнему нулевая информация), на вход 16 устройства подается потенциал, настраивающии коммутаторы 8 на передачу информации сосвоего второго информационного входа,т,е. с выходов регистров 7, регистра9 и с выхода переноса блока 2 п.В течение (и/2+2)-го такта работыустройства в блоке 2 производится суМмирование (и/2+1+1)-го разряда частичного произведения множимого на младшие разряды (множителя, поступающегона его вход второго слагаемого с выхода (1+1)-го регистра 5, и равновесового частичного произведения множимого на старшие разряды множителя, поступающего на его вход множимого с вы"хода 21 д-го коммутатора 8 и умноженного на единицу, поступающую иа входмножителя олока 2 с входа 13 уст-ройства. Сумматор 10 производит суммирование (и/2+1)-го разряда одногочастичного произведения, поступающегона его вход первого слагаемого с выхода первого регистра 5 и первогоразряда другого частичного произведения, поступающего на его вход второго слагаемого с выхода первого раз 1635176ряда регистра 9, возникающий переноспоступает на вход переноса блока 2и далее передается между блоками 2, ас выхода переноса блока 2,я через(и+)-й коммутатор 8 поступает навход переноса 3 я+ блока и передается между оставшимися блоками 3. Пос"ле завершения переходного процессаразряды окончательного результата,формируемые на выходах младых разрядов блоков 2 и 3, записываются в соответствующие регистры 5 и 7.Следует отметить, что вывод в устройстве (и/2+1) - младших разрядоврезультата осуществляется через еготорой выход 20 в последовательном+2)-го такта через первый выход 19ус 1 ройства в параллельном коде,В рассмотренном случае на входыи 12 коррекции и вход 17 перено а 25устройства во всех тактах работы по,ется нулевая информация. В тех еслучаях, когда требуется получить ок.Угленное значение произведения, необходимо в первом такте работы уст,.;.ство на его вход 11 подать определенное значение информации (для двоино-кодированного шестнадцатеричного представления сомножителей на вход11 устройства в первом такте его работы необходимо подать код 1000),Это позволяет осуществлять округление результата беэ дополнительных временных затрат. Входы 11 и 12 устройства могут быть использованы также 4 рдля введения коррекций по знакам множимого и множителя в случае умножения чисел в дополнительном коде. Кроме того, через входы 11, 12 и 17 можно осуществлять подсуммирование в про цессе работы любой информации, необходимой в каждом конкретном случаебеэ дополнительных временных затрат.Следует особо отметить, что предлагаемый путь повышения быстродействия устройства за счет обработки водном такте двух разрядов множителяможно Распространить и на большее количество одновременно обрабатываемыхРазрядов. Конечно, такая Реализациябудет приводить к значительным аппаратурным затратам, но в некоторыхприменениях это вполне оправдано. Устройство состоит из однотипных узлов и блоков, которые можно эффективно объединить в операционные модули, что особенно важно при разработке современных наращиваемых микропроцессорных устройств на БИС,Формула изобретенияУстройство для умножения, содержащее регистр множимого, первую группу из и блоков вычисления разрядных значений произведения, первую и вторую группы по и буферных регистров (и - разрядность сомножителей), причем вход множителя 1-го блока вычис.ения разрядных значений произведения первой группы (1 = 1. ,и) соединен с входом младших разрядов множителя устройства, первый управляющий вход которого соединен с входом разрешения переноса каждого 1-го блока вычисления разрядных значений произведения первой группы, входы первого и второго слагаемых которого соединены соответственно с выходом 1-го буферного Регистра первой группы и выходом (14.1)-го буферного регистра второй группы, вход переноса 3-го блока вычисления разрядных значений произведения первой группы (3=2 п) соединен соответственно с выходом переноса (3-1)-го блока вычисления разрядных значений произведения первой группы, выходы старшего и младшего Разрядов каждого 1-го блока вычисления разрядных значений произведения соединены соответственно с входами -х буферных регистров первой и второй групп, выходы буферных регистров второй группы соединены с первым выходом устройства, первый вход коррекции которого соединен с входом второ-о го слагаемого п-го блока вычисленияразрядных значений произведения первой группы, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены вторая группа из и блоков вычисления разрядных значений произведения, третья и четвертая группа по и буферных регистров, и+1 коммутаторов, регистр задержки и сумматор, причем первый информационный вход 1-го коммутатора ,:оединен соответственно с выходом 1-го разряда регистра множимого и входом множимого -го блока вычисления раз" рядных значений произведения второй1635176 Составитель Е, МурзинаТехред Л.Олийнык Корректор С, Черни Редактор А, Долинич Заказ 756 Тираж 394 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина 101 группы, вход множителя которого соединен с входом старших разрядов множителя устройства, первый управляющий вход которого соединен с входом раэ 5 решения переноса каждого -го блока вычисления разрядных значений произведения второй группы, входы первого и второго слагаемых которых соедицены соответственно с выходом 1-го бу Ферного регистра третьей группы и выходом (1+1)-го буферного регистра четвертой группы, выходы старшего и младшего разрядов 1-го блока вычисления разрядных значений произведения 15 второй группы соединены соответственно с входами 1-х буферных регистров третьеи и четвертой групп, вход переноса -го блока вычисления разрядных значений произведения второй группы, 20 кроме (и/2+2)-го блока, соединен соответственно с выходом переноса (1-1). го блокалычислеция разрядных значений яроиэведеция второй группь, вход переноса первого блока вычисления разряд ных значений произведения второй группы соединен с входом переноса устройства, выход переноса которого соединен с выходом переноса п-го блок вычисления разрядных значений произве дения второй группы, вход второго слагаемого которого соединен с вторым входом коррекции устройства, вход переноса (и/2+2)-го блока вычисления разрядных значений произведения второй группы соединен с выходом (и+1)- го коммутатора, первый и второй ин" Формационные входы которого соединенысоответственно с выходом перенос(и/2+1)-го блока вычисления разрядныхзначений произведения второй группы ивыходом переноса п-го блока вычисленияразрядных значений произведения первой группы, а управляющий вход - свторым управляющим входом устройстваи управляющим входом 1-х коммутаторов,выход К-го буферного регистра четвертой группы (К=п/2+1) соединенсоответственно с вторым информационным входом (и/2+К)-го коммутатора,выход е-го буферного регистра четвертой группы (е=п/2+2. и) соединен спервым выходом устройства, второй выход которого соединен с выходом суммысумматора, входы первого и второгослагаемых которого соединены соответственно с выходом первого рэрядарегистра задержки и выходом первогобуФерного регистра второй группы, авыход переноса - с входом переносапервого блока вычисления разрядныхзначений произведения первой группы,вход множимого -го блока вычисленияразрядных значений произведения первой группь соединен соответственно свыходом -го коммутатора, второй инФормационный вход ш-го коммутатора(ш=1п/2-1) соединен соответственно с выходом (ш+1)-го разряда регистра задержки, вход и/2-го разряда которого соединен с выходом первого буФерного регистра четвертой группы,