Устройство для приведения -разрядных кодов фибоначчи к минимальной форме

(50 4 Н 03 М 1 ТЕН ИЬИН . ТЕЛЬСТ 12 СоляниченкоЩекотихин ельство СССР 5/06, 1984. ьство СССР 5/ОО, 1979,АРСТВЕННИЙ КОМИТЕТ СССРЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТЮ ИСАНИЕ И К АВТОРСНОМУ(54) УСТРОЙСТВО ДЛЯ ПРИВЕДЕНИЯ и-РАЗРЯДНЪХ КОДОВ ФИБОНАЧцИ К МИНИМАЛЬНОЙФОРМЕ(57) Изобретение относится,к вычислительной технике и может быть использовано для получения минимальной иравновесной формы и-разрядных кодовФибоначчи с отрицательным основанием.Целью изобретения является расширение области применения за счет получения при четном и равнозначной формы кода, Поставленная цель достигается тем,.что в устройство, содеркащее блоки 1-6 свертки, введены блок7 коммутации, дешифратор 8, элементИ 9. 1 ил,13 ОО 649 соответственно к вь 1,:дан р;11 ьт,.1 с е рс -гистра, а вторьи обг пилоны и подклк. -чены к второму входу блока, вход начальной установки регистра являетсятретим входом блока, тактовый вход -четвертым входом блока,В режиме приведения к минимальнойФорме Фибоначчи с положительным основанием устройство работает следующим1 О образом,Перед началом работы элементы памяти блоков 1 свертки всех разрядовнаходятся в нулевом состоянии, и навыходах блока. коммутации отсутствуютединичные сигналы, Сигналы, поступающие на информационные входы блоков 1свертки всех разрядов, устанавливаютэлементы памяти в состояние, соответствующее поданному коду. Предположим,20 что необходимо привести к минимальной Форме код Фибоначчи с положительным основанием числа 3, представленного следующим образом: 8 5 3 2 1 1 Вес разряда Номер блока свертки 1,6 1,5 1,4 1,3 1,2 1, 1. О О 1 О 1. 1-Код Фибоначчи числа О Для получения минимальной формы исходного 1-кода Фибоначчи на второй вход элемента И 9 и второй вход блока 7 коммутации подается единичный сигнал, устанавливающий единичный потенциал на всех его выходах, который поступает на управляющие входы блоков 1-6 свертки, при этом производится анализ возможности проведения ф сверток между разрядами Х-кода Фибоначчи. В данном случае условие выполнено для блока 2 свертки, и на его первом выходе появляется единичный сигнал, который поступает на первый вход элемента И 9, на втором входе которого установлей разрешающий единичный потенциал, Сигнал с выхода элемента И 9 поступает на второй вход сброса блока 1 свертки и переводит блок 1 свертки в нулевое состояние адреса, и одновременно с этим блок 2 свертки переходит в единичное состояВес разряда О-1 2 -3 5Номер блока свертки 1,6 1,5 1,4 1,3 1;2 1, 1 1-код Фибоначчи О О 1 1 1 Изобретение относится к вычислительной технике и может быть использовано для получения минимальной и равновесной Формы и-разрядных кодов Фибоначчи с отрицательным основанием,Цель изобретения - расширение области применения за счет получения при четном и равновесной формы кода Фибоначчи с отрицательным основанием.На чертеже представлена схема предлагаемого устройства.Устройство содержит блоки 1-6 свертки, блок 7 коммутации, дешифратор 8 кодовых комбинаций управляющих сигналов свертки, элемент И 9, тактовый вход 10, установочный вход 11, управляющий вход 12, информационные входы 13 и информационные выходы 14. Блок коммутации может быть выполнен в виде регистра сдвига, вход обнуления которого является первым входом блока и группы разрядных элементов ИЛИ, первые входы которых подключены 30ние, Получают кодовую комбинациюО О О 1 1 О. Теперь условия свертки.выполнены для блока 4 свертки, Напервом входе сброса блока 3 сверткии втором входе сброса блока 2 свертки 35 появляется единичный сигнал, которыйпереводит эти блоки в нулевое состояние, и одновременно с этим блок 4свертки переходит в единичное состояние, Получают кодовую минимальнуюкомбинацию О О О 1 О О. В режиме приведения к равнозначнойФорме кода Фибоначчи с отрицательным основанием устройство работает следу ющим образом,Предположим, что необходимо получить равнозначную форму 1-кода Фибоначчи с отрицательным основанием числа 3, представленного в максимальной 5 О Форме 1-кода Фибоначчи следующим образом:1300649 2 -3 5 О- 1 Вес разряда Номер блока свертки 1,6 1,5 1,4. 1,3 1,2 1, 1 Код управляющих сигналов свертки 1 О О О О О О О 1 1 1 1 1-код Фибоначчи Код управляющих сигналов свертки О 1 О О О О О 1 О О 1 1 1-код Фибоначчи 1О О О О О О О 1 О О 1 1 Код управляющих сигналов свертки 1-код Фибоначчи Расположение весов разрядов в противоположном направлении вызвано специфичностью выполнения операций свертки и развертки в р-кодах Фибоначчи с отрицательными основаниями.Этот 1-код Фибоначчи параллельным образом по входам заносится в блоки 1-6 свертки, причем старший разряд Весов заносится в блок 1 свертки, На управляющий вход 12 устройства пода Ьтся нулевой сигнал, В данном режиме на четвертый вход блока 7 коммутации подается единичный сигнал, который устанавливает регистр блока коммутации в начальное состояние, соответ ствующее единичному состоянию старшего разряда при нулевом состоянии остальныхТаким образом, свертка возможна только для блока 6 при выполнении условий свертки. С приходом 20 тактового импульса на тактовый вход устройства содержимое сдвигового регистра блока 7 коммутации сдвинется на один разряд вправо, и комбинация 1 О О О О О на выходах блока 7 ком мутации примет вид О 1 О О О О, что Формула изобретения Устройство для приведения и-разрядных кодов Фибоначчи к минимальной 50 форме, содержащее п блоков свертки,. информационные входы которых являются информационными входами устройства, первые выходы - информационными выходами устройства, первый выход -го блока свертки (д=1п) соединен с первым входом анализа (1+1)- го блока свертки и с вторым входом анализа (х+2)-го блока свертки, втодает возможность выполнения операциисвертки для блока 5 свертки, Изменение состояния выходов блока 7 коммутации происходит до тех пор, покапосле последовательного выполненияопераций свертки, что равнозначнопоследовательному уменьшению на единицу количества единиц в исходнойкомбинации, не наступит состояние,когда количество единиц в кодовойкомбинации равно количеству нулей, Вэтом случае на выходе дешифратора 8появляется единичный потенциал, поступающий через первый вход блока 7коммутации управляющих сигналовсвертки на вход установки в нуль .сдвигового регистра. На всех выходахблока 7 коммутации управляющих сигналов свертки устанавливается нулевойсигнал, и выполнение операции свертки в блоках 1-6 ,свертки становится невозможньи. Ниже приводятся потактные значения управляющих сигналов свертки и результаты приведения к равнозначнойформе.= чп) соединен с первым входом сброса (-1)-го блока свертки и вторым входом сброса (-2)-го блока свертки, второй выход третьего блока свертки соединен с объединенными первыми входами анализа первого и второго блоков свертки, о т л и ч а ющ е е с я тем, что, с целью расширения области применения за счет получения при четном п равнозначной фор 1 мы кода, в него введены элемент И, блок коммутации и дешифратор, вхоБочаров Составитель Техред И.Поп Корректор Слиг яско Редак Заказ 1161/57В 2 Т осударс ам изоб ва, Ж-З енног тений Рауш 113035,полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 зводстве ды которого подключены к первым выходам одноименных блоков свертки, выход соединен с первым входом блокакоммутации, второй вход которогообъединен с первым входом элемента Ии является управляющим входом устройства, третий вход блока коммутацииявляется тактовым входом устройства,четвертый Рхол - усталоочным, яиходы блока коммутации соединены с управляющими входами одноименных блоков свертки, второй выход второт облока свертки подключен к второмувходу элемента И, выход которого соединен с вторым входом анализа первого блока свертки,Подписикомитета СССРоткрытийая наб д. 4/5