Устройство для преобразования двоичного кода в код системы счисления с отрицательным основанием его варианты

СОЮЗ СОВЕТСКИХааиюламипежРЕСПУБЛИК 9) (И) С 06 Р 5 02 ГОСУД АРС ПО ДЕЛАМ ПИСАНИЕ ИЗОБРЕТЕ СТВ(протоЗОВАНИЯ СЧИСЛЕЕМ (ЕГО браэ емы сновани ННЫЙ КОМИТЕТ СССР ИЗОБРЕТЕНИЙ ИОТНРЫТИЙ(56) 1, Н.Н. Поснов. "Применение отрицательных систем счисления в после;довательных вычислительных машинах". -В сб.: Вычислительная техника. Подред. А.М. Оранского, Минск, "Наукаи техника", 1964, с. 15-26.2. ИАЭЕТ Ь. Сопчегзюп Егов сопчепг 1 опаЕ го пе 8 аг 1 че-Ьазе пцвЬеггергезепаг 1 оп "1 КЕ Тгапз оп Е 1 есСгоп. Соврцг." 1961, чо 1. ЕС, В 4,3. Патент США В 3652840,кл. 235/155, опублик. 1972тип).(54) УСТРОЙСТВО ДЛЯ ПРЕОБРДВОИЧНОГО КОДА В КОД СИСТЕМЫНИЯ С ОТРИЦАТЕЛЬНЫМ ОСНОВАНВАРИАНТЫ).(57) 1. Устройство для пресния двоичного кода в код ссчисления с отрицательным ем, содержащее элемент И, о т л ич а ю щ е е с я тем, что, с цельюрасширения области применения устройства за счет обеспечения возможности преобразования отрицательныхдвоичных чисел в прямом коде, устройство содержит одноразрядный сумматор,два элемента задержки и узел тактирования, причем информационный входустройства соединен с первым входомодноразрядного сумматора, выход суммыкоторого соединен с первым входомэлемента И и выходом устройства,выход элемента И через первый элемент задержки соединен со вторымвходом одноразрядного сумматора, выход переноса одноразрядного сумматора через второй элемент задержки соедйнен с третьим входом одноразрядного сумматора, тактовый вход устройства соединен с информационным входом узла тактирования, знаковый входустройства соединен с управляющимвходом узла тактирования, выход которого подключен к второму входуэлемента И,1092. Устройство для преобразования двоичного кода в код системы счисления с отрицательным основанием, содержащее элемент И, о т л и ч а ющ е е с я тем, что, с целью расширения области применения устройства за счет обеспечения возможности преобразования отрицательных двоичных чисел в прямом коде, устройство содержит полусумматор, элемент ИЛИ, элемент задержки и узел тактирования, причем информационный вход устройства соединен с первым входом полусумматора, выход суммы которого соединен с первым входом элемента И и выходом устройства, выход элемента И подключен к первому входу элемента ИЛИ, второй вход которого подключен к выходу переноса полусумматора, выход элемента ИЛИ через эле 7994мент задержки подключен ко второму входу полусумматора, тактовый вход устройства соединен с информационным входом узла тактирования, знаковый вход устройства соединен с управляющим входом узла тактирования, выход которого подключен к второму входу элемента И. 3. Устройство по пп. 1 и 2, о тл и ч а ю щ е е с я тем, что узел тактирования содержит триггер и коммутатор, выход которого соединен с выходом узла, информационные входы коммутатора подключены к прямому и инверсному выходам триггера, счетный вход которого соединен с информационным входом узла, управляющий вход узла соединен с управляющим входом коммутатора.Изобретение отноСится к цифровой вычислительной технике и может быть использовано в арифметических устройствах ЭВМ, работающих в системах счисления с отрицательными основа 5 ниями,т Известно, что любое число А мол ает быть представлена как 4 в.10 где В (-1 и 04 Ь -В. Подобное представление чисел позволяет записывать положительные и отрицательные числа без специального указания знака. Выполнение арифметических 15 операций при этом заключается только в действиях над собственно числами, каких-либо операций над знаками производить не приходится, что упрощает выполнение арифметичес О ких операций 1 .Устройства, работающие в системе счисления с отрицательным. основанием, могут работать совместно с обычной двоичной аппаратурой, и это 25 требует перевода чисел из одной системы счисления в другую. Задача эта может решаться программным путем 2.Однако это не всегда является удобным, так как требует использования универсальных вычислительных машин,Наиболее близким к предлагаемому по технической сущности является устройство для преобразования двоичного кода в код системы счисления с отрицательным (минус - двоичным) основанием, содержащее два триггера, элементы И, И-НЕ, НЕ, причем счетный вход первого триггера соединен с тактовым входом второго триггера,с так- . товым входом устройства, информационный вход которого подключен к первым входам первого элемента И.и первого элемента И-НЕ и. ко входу элемента НЕ, выход которого соединен с первыми входами второго элемента И второго элемента И-НЕ, прямой и инверсный выходы первого триггера подключены ко вторым входам первого и второго элементов И соответственно, выходы которых соединены с установочными входами второго триггера, прямой и инверсный выходы которого соединены со вторыми входами второго и первого элементов И-НЕ соответственно, выходы которых подключены ко входам третьего элемента И-НЕ, выход которого является выходом устройства Г 33.109 7994 15 эНедостатком данного устройства является малая область применения, поскольку оно предназначено для преобразования двоичных чисел в дополнительном коде. Если двоичные числа отрицательные,и представлены в прямом коде, то приходится использовать преобразователь прямого кода в дополнительный и обратно, что примерно вдвое увеличивает оборудование и 10 уменьшает быстродействие.Цель изобретения - расширение области применения устройства за счет обеспечения возможности преобразования двоичных чисел в прямом виде,Поставленная цель достигается тем, что устройство для преобразования двоичного кода в код системы . счисления с отрицательным основанием, содержащее элемент И, содержит одноразрядный сумматор, два элемен- . та задержки и узел тактирования, причем информационный вход устройства соединен с первым входом одноразрядного сумматора, выход суммы 25 которого соединен с первым входом элемента И и выходом устройства, выход элемента И через первый элемент задержки соединен со вторым входом одноразрядного сумматора, выход переноса одноразрядного сумматора через второй элемент задержки соединен с третьим входом одноразрядного сумматора, тактовый вход устройства соединен с информационным входом узла тактирования, знаковый вход устрой 35 ства соединен с управляющим входом узла тактирования, выход которого подключен к второму входу элемента И. Кроме того, устройство для преоб разования двоичного кода в код сисо темы счисления с отрицательным основанием, содержащее элемент И, содержит полусумматор, элемент ИЛИ, элемент задержки и узел тактирования, причем информационный вход устройства соединен с первым входом полусум-. матора, выход суммы которого соединен с первым входом элемента И и выходом устройства, выход элемента И подключен к первому входу элемента ИЛИ, второй вход которого подключен к выходу переноса полусумматора, выход элемента ИЛИ через элемент задержки подключен ко второму вхо ду полусумматора, тактовый вход устройства соединен с информационным входом узла тактирования, знаковый вход устройства соединен с управляющим входом узла тактирования, выход которого подключен,к второму входу элемента И.Узел тактирования содержит триггер и коммутатор, выход которого соединен с выходом узла, информационные входы коммутатора подключены к прямому и инверсному выходам триггера, счетный вход которого соеди" нен с информационным входом узла, управляющий вход узла соединен с управляющим входом коммутатора.На фиг. 1 представлен первый вариант выполнения устройства, на фиг. 2 - второй вариант выполнения устройства," на фиг, 3 - пример выполнения узла тактирования; на фиг. 4 - другой пример выполнения узла тактирования. Устройство для преобразования двоичного кода в код системы счисления с отрицательным основанием но первому вар анту (фиг, 1) содержит одноразрядный сумматор 1, элемент И 2, элементы задержки 3, 4 и узел тактирования 5, Информационный вход 6 устройства соединен с первым входом сумматора 1, выход суммы которого подключен к выходу 7 устройства и первому входу элемента И 2, выход которого соединен со входом элемента задержки 3. Выход переноса сумматора 1 подключен ко входу элемента задержки 4. Выходы элементов задержки 3 и 4 соединены со вторым и третьим входами сумматора 1 соответственно. Знаковый вход 8 устройства подключен к управляющему входу узла 5, информационный вход которого соединен с тактовым входом 9 устройства, а выход - со вторым входом элемента И 2.Устройство для преобразования двоичного кода в код системы счисления с отрицательным основанием по второму варианту (фиг. 2) содержит полусумматор 10, элемент И 2, элемент ИЛИ 11, элемент задержки 3 и узел тактирования 5. Информационный вход 6 устройства соединен с первым входом полусумматора 10, выход сумьы которого подключен к выходу 7 устройства и к первому входу элемента И 2, выход которого соединен с -первым входом элемента ИЛИ 11, второй вход которого подключен к выходу переноса полусумматора 10 выход элемен 1097994та ИЛИ 11 через элемент задержки 3 подключен ко второму входу полусумматора 10, Знаковый вход 8 устройства подключен к управляющему входу узла 5, инФормационный вход которого соединен с тактовым входом 9 устройства, а Выход - со Вторым Входом элемента И 2.Узел тактирования 5 предназначендля пропуска в зависимости от знакапреобразуемого числа только четныхили только нечетных тактовых импульсов из серии импульсов, каждый из которых поставлен в соответствие очередкому разряду преобразуемого числа, поступающему на вход устройстваБ последовательной ФормеВыполнениеузла 5 может быть самым разнообразньк: Напр-.-ь:ер, как показано наФиг. 3, узел 5 содержит триггер 12 И;сммутатср 13., выход которого являетсяся Вьходо 1узлауправляющийВход соединен с управляющим входомузла 5 (ссед:непнсгс со входом 8устройства) . а ннформациснные входы подключены к прямому и инверсномуБьесдам триггера 12, счетньй ВхсДкоторого подключен к информационномуВходу узла Б ,соединенному со входом9 устройства), Коммутатор 13 может ЗОбыть, например, Выполнен на элементах И 14, 15 ИЛИ 16 (может быть выполнен также и по другому, напримерна логических элементах другого типа).Триггер 12 перед началом работы35обнуляется си налом, поступающим наего установочньй Вход, Узел 5, Выполненный таким образом, может бытьприменен В случае, если сигнал наВхсДе 8 ЯвляетсЯ потенциальным (ПОД Одерживается постоянным В теениевсего времени работы устройства), Если сигнал на входе 8 импульсный,узел 5 может быть выполнен на триггере 17, прямой выход которого явля-ется Выходом узла 5. счетный вход соединен с информационным входом узла5 (входом 9), управляющий вход которого (вход 8) соединен с установочным ВходОм три 1 ера 7 р Осуществляя упредварительную установку триггера 17,Устройство работает следующим образом,В первом Варианте В случае прес 6- газсвания положительных чисел узел 5 подает разрешающий сигнал на втог.сй вход элемента И 2 в четные такРь: абсты угщртвч т р В ттак. ты, когда на вход б поступают четныеразряды преобразуемого двоичногокода. Преобразуемое двоичное числов прямом коде должно быть представлено и = (с+2) разрядами, где йчисло двоичных разрядов, обеспечиваьщее динамический диапазон преобразуемых двоичных чисел, При выбранной схемной реализации узла 5 тактовые сигналы, поступающие по входу 9,должны несколько опережать соответствующие им информационные сигналы навходе 6 с тем, чтобы к моменту появления сигнала на выходе суммы сумматора 1 переходные процессы в схемеузла 5 были уже закончены и элементИ 2 был надежно закрыт (или открыт)пс второму входу, При этом в случаеналичия1" на выходе суммы сумматора 1 (в четном такте) она проходитчерез открытьй элемент И 2 на входэлемента задержки 3, с выхода которого она в следующем такте поступает на второй вход сумматора 1, В случае образования "1" на выходе переноса сумматора 1, она, будучи задержанной на один такт (элементом задержки 4), приходит на третий входсумматора 1. Процесс преобразованияпокажем на примере преобразованиядвоичного кода С = "00111" в код системы счисления с отрицательным основанием, В первом такте работы значение "1" младшего разряда кода С,поступающее на вход сумматора 1, проходит на его выход, а следовательно,на выход 7 устройства, Элемент И 2в первом такте закрыт отсутствиемразрешающего сигнала на выходе узла 5. Во втором такте значение н 1"второго разряда кода С (нумерацияразрядов идет со стороны младших)также поступает на выход 7, однако,ввиду того что на выходе узла 5присутствует разрешающий сигнал,это значение, кроме того, проходитна вход элемента задержки 3, который Осуществляет его запоминаниедс начала следующего (третьего) такта. В третьем такте значения "1"поступают как на первьй, так и навторой входы сумматора 1. При этомна выходе суммы сумматора 1 формируется значение "0" (которое поступает на выход 7, а на выходе переноса - значение "1", которое запоминается элементом задержки 4 до началачетвертого такта). В четвертом тактена первый и второй входы сумматора1097994 8суммы полусумматора 10 в том такте,когда на выходе узла 5 имеется разрешающий сигнал, либо в случае возникновения сигнала "1" на выходепереноса полусумматора О. Логика работы устройства исключает одновременное появление сигналов "1" на обоихвходах элемента ИЛИ 11. В случаепоявления сигнала1 на одном из О входов элемента ИЛИ 4 он проходитна вход элемента задержки 3, которьйосуществляет его запоминание до начала следующего такта.Полусумматор 10 осуществляет пос ледовательное преобразование разрядов двоичного кода, начиная с младшего, следующим образом.Если в предыдущем такте на входэлемента задержки 3 не поступал сиг нап " 1", данный разряд преобразуемогокода проходит на выход 6 без изменения если в предыдущем такте навход элемента задержки 3 поступалсигнал "1", данный разряд преобра зуемого кода инвертируется71 поступают значения "0", а на третии вход (с выхода элемента задержки 4) - значение "1". На выходе суммы сумматора 1 при этом формируется значение , которое поступает на выход 7 устройства и через открытый элемент И 2 (поскольку на выходе уз-. ла 5 в четвертом такте подан разрешающий сигнал) - на вход элемента задержки 3. В пятом такте значение "1" с ыхода элемента задержки 3 пос тупает на второй вход сумматора 1, формируя на его выходе суммы значение " 1", которое поступает на выход 7. Таким образом, на выходе 7 устройства за пять тактов формируется код А = 11011, который является пред ставлением кода С в системе счисления с отрицательным основанием2(А ( 2)41+( 2)31+( 2)2.0 + +).2) 1 + (-2)1 = 16 - 8 + 0 - 2 +1=7;С=240+2 О+2 1 +2,1+21 =0+0+4+2+ 1 = 7).При преобразовании отрицательных чисел работа устройства аналогична описанной выше с той лишь разницей. что подача разрешающего сигнала на выходе узла 5 осуществляется в нечетные такты работы устройства, 30Во втором варианте (фиг, 2) логика работы по существу та же. Узел 5 функционирует ицентично тому, как было показано в первом варианте - выдает сигналы на выходе только в35 четные такты работы устройства при преобразовании положительных чисел (значение "О" на входе 8) или только в нечетные такты работы устройства при преобразовании отрицатель ных чисел (значение "1" на входе 8).Сигнал "1" поступает на один из входов элемента ИЛИ 11 либо в случае возникновения сигнала "1" на выходе Таким образом, предлагаемое устройство при небольшом количестве оборудования позволяет осуществлять преобразование двоичного кода в код системы счисления с отрицательным основанием. По сравнению с прототипом данное устройство позволяет осуществлять преобразование как положительных, .так и отрицательных чисел, заданных прямым кодом (без пред - варительного преобразования прямого кода в дополнительный), что позволяет в этом случае расширить область применения устройства, При своей реализации второй вариант при незначительном увеличении такта работы требует меньшего количества оборудования и является предпочтительным.СоставителТехред Ж,Г. Решетни орв ак з 4207/40 Тирак 699 П ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 33035, Москва, Ж, Раушская наб д. 4