Многофункциональный логический модуль

(54) МНОГОФУНКЦИОНАЛЬНЫЙ ЛОГИЧЕСКИЙ МОДУЛЬ(57) Изобретение относится к импульснойтехнике и микроэлектронике и предназначено для реализации симметричных булевых функций п переменных. Цельизобретения - упрощение конструкции многофункционального логического модуля.%29 П. Супрун, С. М; Терешкадетельство СССР ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР Многофункциональный логический модуль, реализующий симметричные булевы функции и переменных, содержит выполненные на МОП-транзисторах и НЕ 61 - 6 в и и линеек логических элементов 2 - 2 ИИЛИ-НЕ/2- 2 ИЛИ - 2 И - НЕ. 11-1 Б, 21-24, 31-3 з, 41 - 42,5. Сложность модуля по числу МОП-транзисторов составляет з = 2,5 п (и + 1) + 2 и. Многофункциональный логический модуль работает следующим образом. На и информационных шин поступают двоичные переменныее х 1,х 2х; на п+ 1 настроечные шины - сигналы настройки п,и 1",пп, значения которых принадлежат множеству (О, 1); на выходной шине реализуется симметричная булева функция Е = Е(х 1,х 2х), определяемая вектором настройки п(Е) - (по,и 1пп).1 табл., 4 ил,Изобретение относится к импульсной технике и микроэлектроники и предназначено для вычисления симметрических булевых функций (с.б.ф,) и переменных,.Цель изобретения - упрощение многофункционального логического модуля.Многофункциональный логический модуль содержит и информационных шин, и+ 1 шин настройки, одну выходную шину, две шины питания, и линеек логических ячеек и вцполненные на МОП-транзисторах и элементов НЕ. Причем 1-я (1 = 1,2 П) линейка содержит п- +1 логических ячеек,)-я= 1,2) настроечная шина 1-й логической ячейки первой линейки соединена с (1+)-1)-й шиной настройки модуля, а )-я настроечная шина Е-й логической ячейки 1-й линейки (К = 1,2 П+1; 1 =.2,3и) соединена с вцходной шиной (1+-1)-й логической ячейки( - 1)-й линейки, Выходная шина логической ячейки и-й линейки соединена с выходной шиной модуля. Вторая информационная шина логических ячеек з-й (з = 2 р; р = 1,2,1 п/2) линейки соединена с з-й информационной шиной модуля, а первая информационная шина логических ячеек ч-й (ч = 2 г; г = 1,2ПП/2) линейки соединена с ч-й информационной шиной модуля Входная шина 1-го элемента НЕ соединена с 1-й информационной шиной модуля, вцходная шина з-го элемента НЕ соединена с первой информационной шиной логических ячеек з-й линейки, а выходная шина ч-го элемента НЕ соединена с второй информационной шиной логических ячеек ч-й линейки. Логические ячейки з-й линейки представляют собой выполненные на МОП-транзисторах элементы 2-2 ИИЛИ-НЕ, логические элементы ч-й линейки представляют собой выполненные на МОП-транзисторах элементы 2 - 2 ИЛИИ-НЕ,На фиг, 1 представлена схема модуля при п = 5; на фиг. 2-4 - соответственно варианты выполнения на МОП-транзисторах элементов 2 - 2 ИИЛИ-НЕ, 2-2 ИЛИ - 2 И - НЕ и НЕ.При и = 5 (фиг, 1) модуль содержит выполненные на МОП-транзисторах п = 5 элементов 2-2 И - 2 ИЛИ-НЕ первой линейки 11-1 ь, п - 1 = 4 элемента 2 - 2 ИЛИ - 2 И-НЕ второй линейки 21-24, и- 3 элемента 2-2 И 2 ИЛИ - НЕ третьей линейки 31 - Зз, и - 3 = 2 элемента 2-2 ИЛИ - 2 И-НЕ четвертой линейки 4 и 42, один элемент 2-2 ИИЛИ - НЕ пятой линейки 5, и = 5 элементов НЕ 6 - 6, и = 5 информационных шин 71 - .7 б, и+1 = 6 шин настройки 81-86, одну выходную шину 9,Элемент 2-2 ИИЛИ-НЕ (фиг, 2) выполнен на четырех переключательных 10 13 и одном нагрузочном 14 транзисторах, включенных между шинами 20 и 21 питания. Первая 15, вторая 16, третья 17 и четвертая 18 входные шины элемента соединенц соответственно с затворами транзисторов 10, 12, 11 и 13. Выходная шина 19 соединена с истоком транзистора 14 (со стоками транзисторов 10 и 12).Элемент 2-2 ИЛИИ-НЕ (фиг. 3) вц 10 полнен на четырех перекпючательных 22-25 и одном нагрузочном 26 транзисторах, включенных между шинами 32 и 33 питания. Первая 27, вторая 28, третья 29 и четвертая ЗО входные шины элемента соединены соответственно с затворами транзисторов 22, 24, 23 и 25. Выходная шина 31 соединена с истоком транзистора 26 (со стоками транзисторов 22 и 23),Элемент НЕ (фиг. 4) собран на одном переключательном 34 и одном нагрузочном 35 транзисторах, включенных между шинами 38 и 39 питания. Входная шина 36 эле 20 одним иэ рабочих чисел функции Р, и, крометого, имеет место РпоРп ч иР вч "чиЕ и О 1 л Следовательно, определение компонентов вектора настройки и(Р) сводится к нахождению таких э,с.б.ф., дизьюнкция двоичных номеров которцх совпадает с двоичным номером реализуемой функции Р. мента соединена с затвором транзистора 34, выходная шина 37 соединена с истоком транзистора 35 (со стоком транзистора 34).Многофункциональный логический мо дуль работает следующим образом,На информационные шины 7-7 з поступают двоичные переменные х-хз соответственно, на настроечные шины 8-8 - сигналы настройки п-и соответственно, 30 значения которых принадлежат множеству(О, 1); На вцходной шине 9 реализуется с,б.ф. Е = Р(х 1, х 2, хз, х 4, хб), определяемая вектором настройки и(Р) = (ио, п, и 2, из, П 4, П 5)35 Поясним алгоритм настройки модуля.Пусть с.б.ф. Р существенно зависит от и переменных х 1,х 2хл и пусть а 1,а 2 аг - рабочие числа Функций Е, где 0г ( и+1. Если г = 1 то такая с.б.ф. Е называется элемен тарной (или фундаментальной) с.б.ф.(э.с.б.ф.) и обозначается через Ри. Известно, что произвольная с.б.ф. и переменных Р может быть однозначно задана (и+1)-разрядным двоичным кодом и(Р) = (иои 1,П), 45 где п - значение функции Е на (любом) наборе значений и переменных, содержащих ровно т единиц (т = 0,1,.,и). Очевидно, что пс = 1 тогда и только тогда, когда 1 совпадает сП р и м е р, Определим вектор настройки модуля на реализацию с,б,ф. Е - Е(х 1, х 2,ХЗю Х 41 Х 5) )где Е = х 1 х 2 хз(х 4/х 5)У(х 1 х 2 хзч хх 2 хзчх 1 х 2 хз)ч (х 4 Чх 5)ч(х 1 х 2 хзух 1 х 2 хзчх 1 х 2 хЗ) (х 4 х 5 чх 4 х 5)уУ Х 1 Х 2 ХЗ (Х 4 ХУХ 4 ХЯ. 5Заданную с.б.ф. Е можно представить ввидеЕ= пОЕ 5 чи 1 Е 5 чп 2 Е 5 чизЕ 5 чи 4 Е 5 уи 5 Е .уПричем двоичные номера й 5 й 5э.с,б.ф Е 5.Е 5 имеют вид:10й 5 = (1000 0000 0000 0000 0000 00000000 0000);й 5 = (0110 1000 1000 0000 1000 00000000 0000);й 25 = (0001 0110 0110 1000 0110 1000 151000 0000);йз 5 = (0000 0001 0001 0110 0001 01100110 1000);й 5 = (0000 0000 0000 0001 0000 00010001 0110); . 20й 5 = (0000 0000 0000 0000 0000 00000000 0001),Нетрудно установить, что с.б,ф, Е имеетдвоичный номерй = (0111 1110 1110 1001 1110 1001 251001 0110).Очевидно, что й = й 5 ч й 5/й 5илиЕ= Е 5 чЕ 5 чЕ 5Тогда вектор настройки модуля на реализацию с.б,ф. Е имеет видп(Е) = (0,1,1;0,1,0),Следовательно, сигналы логическогонуля должны быть поданы на первую 81,четвертую 84 и шестую 85 настроечные шины,сигналы логической единицы - на вторую82, третью 8 з и пятую 85 настроечные шинымодуля,Достоинством многофункциональногологического модуля является простая конструкция. Сложность модуля по числу МОПтранзисторов может быть рассчитана поформуле:з = 2,5 п (и+1) + 2 и (1)Сложность прототипа по числу МОПтранзисторов определяется формулойзпр, = 4 п(п+1) (2)В (1) учтено, что элемент 2 - 2 ИИЛИНЕ/2-2 ИЛИИ-НЕ требует для своей реализации пять МОП-транзисторов, а элемент 50Н Е - два МОП-транзистора.8 (2) предполагается, что двухвходовыйэлемент ИСКЛЮЧАЮЩЕЕ ИЛИ строится на пяти МОП-транзисторах, а двухвходовый элемент И - на трех МОП-транзисторах,Сравнительная оценка сложности многофункционального логического модуля и модуля-прототипа, полученная из (1) и (2), представлена в таблице.Формул а изобретен ия Многофункциональный логический модуль, содержащий и (и - количество аргументов реализуемых симметрических булевых функций) информационных шин, и+1 шин настройки одну выходную шину две шины питания, и линеек логических ячеек, -я ( = 1,2и) из которых содержит и+1 логических ячеек, причем )-я ( - 1,2) настроечная шина -й логической ячейки первой линейки соединена с(+1-1)-й шиной настройки модуля, )-я настроечная шина М-й логической ячейки -й линейки (М - 1,2и+1,= 2,3.,п) соединена с выходной шиной (К+-1)-й логической ячейки (-1)-й линейки, выходная шина логической ячейки и-й линейки соединена с выходной шиной модуля, вторая информационная шина логических ячеек з-й (з = 2 р, р - 1,2Ь/2) линейки соединена с з-й информационной шиной модуля, первая информационная шина логических ячеек ч-й (ч = 2 г, г - 1,2.и-Ь/2) линейки соединена с ч-й информационной шиной модуля, о т л и ч а ю щ и й с я тем, что, с целью уп ращения он содержит выполненные на МОП-транзисторах и элементов НЕ, входная шина -го из которых соединена с -й информационной шиной модуля, выходная шина з-го элемента НЕ соединена с первой информационной шиной логических ячеек з-й.линейки, выходная шина ч-го элемента НЕ соединена с второй информационной шиной логических ячеек ч-й линейки, логические ячейки з-й линейки представляют собой выполненные на МОП-транзисторах элемента 2-2 ИИЛИ-НЕ, логические ячейки ч-й линейки представляют собой выполненные на МОП-транзисторах элемента 2-2 ИЛИ - 2 И - НЕ.1753589 оставитель В,Супрунехред М,Моргентал Корректор Н.Слабодян дактор на аказ 2774 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытия 113035, Москва, Ж, Раущская наб 4/5 при ГКНТ ССС зводственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 10