Анализатор амплитудных распределений

47894 3элемента 2 И 12 и вторым входом первого элемента И 9.Выход регистра 3 соединен с адрес- .ным входом ЗУ 4 и входом второго ЗУ 8, 5 вход записи которого соединен с выходом третьего элемента И 11. По сигналу, поступающему на вход записивторого ЗУ 8 от выхода третьего элемента И 11, производится запись со держимого регистра 3 и одновременныйсдвиг всей ранее записанной информации на одну ячейку. Объем второгоЗУ 8 Х ш-разрядных чисел (ш определяется разрядностью дискретных отсчетов).Число ячеек ЗУ 4 определяется числом уровней анализа (кодом дискретного отсчета).Например; при 256 уровнях кванто вания входного .сигнала используетсяЗУ 4 на 256 ячеек. Разрядность каждойячейки ЗУ 4 определяется объемомвыборки. При объеме выборки И == 32768 разрядность ЗУ 4 составляет15 двоичных разрядов. Вход - выходЗУ 4 подсоединен к выходу - входу счетчика 5, а выход ЗУ 4 одновременно является выходом анализатора. По цепи от второго элементаЗ 0 И 10 и первого элемента И 9 производится соответственно добавление ксодержимому счетчика 5 единицы иливычитание от содержимого счетчикаединицы, Делитель 14 частоты осу-,З 5 ществляет пересчет на Ю сигналов,поступающих по цепи запускающих импульсов 17, после чего на выходе делителя 14 появляется импульс, который устанавливает управляющий триг - 40 гер 15 в единичное состояние. 12Изобретение относится к цифровойвычислительной и электроизмерительной технике, предназначено для определения плотности распределения вероятностей случайных процессов и может быть использовано при опера. тивных статистических измерениях в задачах автоматического управления, технологического контроля, диагностики и т,д.Целью изобретения является повышение точности измерения плотности :распределения вероятностей для нестационарных случайных процессов с медленными измерениями вероятностныххарактеристик на интервале сглаживания.На чертеже изображена функциональная схема анализатора сигналов.Анализатор содержит аналого-цифровой преобразователь (АЦП) 1, блок2 элементов 2 И-ИЛИ. регистр 3, первоезапоминающее устройство 4 (ЗУ), счетчик 5, блок 6 элементов задержки,триггер 7, второе запоминающее устройство 8, четыре элемента И 9-12,элемент 2 И-ИЛИ 13, делитель 14 частоты, управляющий триггер 15, элементИЛИ 16, 17 - вход запуска запускающих импульсов, 18 - шина установкив нулевое состояние анализатораАЦП 1 преобразует входной аналоговый сигнал Х, в дискретные отсчеты(цифровые коды), Разрядность цифрового кода определяется числом уровнейквантования АЦП 1. Выходные цепиАЦП 1 по числу двоичных разрядов вдискретном отсчете подключены к первому входу блока 2 элементов 2 И-ИЛИ,первый и второй входы которого подсоедннены соответственно к первому ивторому выходу триггера 7. Ко второмувходу блока элемента 2 И-ИЛИ 2 подсое "динен выход второго запоминающегоустройства 8. Второе ЗУ 8 представляет собойбункерное ЗУ (регистровое ЗУ) в которе можно одновременно записыватьи считывать информацию, при записинового дискретного отсчета все остальные ранее записанные дискретные отсчеты параллельно передвигаются наодну ячейку, а содержимое последнейячейки при этом выдвигается. ТакоеЗУ может быть построено, например,на микросхемах типа К 100 2,Вход разрешения чтения второгоЗУ.8 соединен с выходом четвертого При совпадении сигналов на первом и втором входах четвертого элемента И 12 на выходе его возникает 45сигнал, разрешающий прохождение сигнала через второй вход элемента2 И-ИЛИ 13 на вход блока 6. Блок 6:элементов задержки представляет собой набор последовательно соединен ных элементов задержки (например, 50набор последовательно соединенныхинтегральных логических элементов),сигналы с первого по пятый выходовкоторых совершают следукнцие действия соответственно: осуществляет 55 прием информации регистр 3, чтениеинформации с ЗУ 4, прием считаннойинформации из ЗУ 4 на счетчик 5,добавление или вычитание единицы из3. 1247894 содержимого счетчика 5, запись информации в ЗУ 4 и одновременное управление триггером 7 по счетному входу.Работа анализатора состоит из двух этапов. На первом этапе производится запись дискретных отсчетов во второе ЗУ 8 и с одновременным распределением событий по ячейкам памяти ЗУ 4 в зависимости от пребывания отсчета в данный момент в ус О тановленном дифференциальном коридоре" исследуемого процесса. На втором этапе осуществляется непрерывное слежение за входным процессом.На первом этапе сигнал со входа 17 запускающих импульсов поступает через элемент 2 И-ИЛИ 13 на вход блока 6 и через элемент ИЛИ 16 - на установочный вход триггера 7. Сигнал 20 с первого выхода триггера 7 разрешает прохождение дискретного отсчета от АЦП 1 через первый вход блока элементов 2 И-ИЛИ на вход регистра 3, разрешает прохождение сигнала че рез третий элемент И 11 на вход записи второго ЗУ 8 и через второй элемент И 10 на вход добавления единицы в счетчик 5. По сигналу с первого выхода блока 6 производится запись дискретного отсчета на регистр 3, по сигналу со второго выхода блока 6 производится выбор ячейки памяти из ЗУ 4 по адресу, установленному на регистре 3, и одновременная запись дискретного отсчета во второеЗУ 8По сигналу с третьего выхода блока 6 элементов задержки производится перезапись считанной информации из 4 О ЗУ 4 в счетчик 5 и по сигналу с четвертого выхода блока 6 производится добавление единицы к содержимому счетчика 5, а по сигналу с пятого вы- хода блока 6 производится запись содержимого счетчика 5 в ЗУ 4 и по тому же адресу и изменение состояния триггера 7. Так как сигнал с пятого выхода блока 6 не проходит через второй вход элемента 2 И-ИЛИ 13 на вход 5 О блока 6, то на этом заканчивается первый цикл обработки дискретного отсчета. На втором цикле аналогичным образом производится запись во второе ЗУ 8 второго дискретного отсчета, 55 его обработка и т.д. до тех пор, пока в ЗУ 8 не будут записаны В - 1 дискретных отсчетов. На М цикле на выходе делителя 14появляется сигнал, по которому триггер 15 разрешает прохождение сигнала через четвертый элемент И 12, После записи И-го дискретного отсчета в ЗУ 8 и его обработки сигнал с пятоге выхода блока 6 проходит на его вмод через 2 И-ИЛИ 13, сигнал с второго выхода триггера 7 разрешает прохождение считанной информации со второго ЗУ 8 через второй вход блока элементов 2 И-ИЛИ 2, при этом по сигналу от первого выхода блока 6 на регистр 3 запишется первый дискретный отсчет (этот дискретный отсчет после записи И дискретных отсчетов в ЗУ 8 параллельно сдвинут на И ячеек памяти). По установленному коду, поступающему на адресный вход ЗУ 4, из ЗУ 4 считывается информация по сигналу со второго выхода блока 6, по сигналу с третьего выхода считанная информа-.- ция перепишется на счетчик 5, где по сигналу с четвертого выхода от нее вычитается единица, что соответствует разрушению старой информации, а результат записывается в ту же самую ячейку ЗУ 41 Сигнал с пятого выхода блока 6 устанавливает триггер 7 в противоположное состояние, начиная с этого момента анализатор выходит на этап слежения за входной информащей, при этом проводится запись вновь поступающего дискретного отсчета во второе ЗУ 8, его обработка и вычитается вклад в плотность распределения вероятностей, произведенный выдвигаемым из ЗУ 8 дискретным отсчетом. формула изобретения Анализатор амплитудных распределений, содержащий аналого-цифровой преобразователь, вход которого является входои анализатора, а выход соединен с первым входом блока элементов 2 И-ИЛИ, выход которого подключен к информационному входу ре- гистра, выход которого соединен с адресным входои первого запоминающе го устройства, информационные вход и выход которого соединены со счетным входом и выходом счетчика, входы вычитания и сложения единицы которого соединены соответственно с выходаии первого и второго элеиен" тов И, блок элементов задержки, пять.Обручар Коррек едактор Н.Горв Тираж б 71 ВНИИПИ Государственног по делам изобретени 035, Москва, Ж, РауЗаказ 4128/50 Подписноеета СССРрытийаб., д. 4/5 к и окая Производственно-полиграфическое предприятие, г. Ужгор Проектная, 4 выходов которого подключены соответственно к выходу управления записью регистра, входу разрешениясчитывания первого запоминающегоустройства, входу разрешения записиинформации счетчика, к первым объединенным входам первого и второгоэлементов И, к входу управления записью первого запоминающего устройства и счетному входу триггера, первый и второй выходы которого соединены соответственно с вторым и треть.им входами блока элементов 2 И-ИЛИ,о т л и ч а ю щ и й с я тем, что,с целью повышения точности, он содержит второе запоминающее устройство, третий и четвертый элементыИ, элемент 2 И-ИЛИ, делитель частоты,управляющий триггер, элемент ИЛИ,выход которого соединен с установочным входом триггера, первый выходкоторого подключен к второму входу,второго элемента И и к первому входутретьего элемента И, второй выходтриггера соединен с первым входомчетвертого элемента И, второй входкоторого соединен с выходом управляю. щего триггера, а выход подключен кпервому входу элемента 2 И-ИЛИ, квторому входу первого элемента И ивходу разрешения считывания второгозапоминающего устройства; вход разрешения записи которого соединен свыходом третьего элемента И. информационный вход соединен с выходом 1 О регистра а выход второго запоминающего устройства подключен к четвертому входу блока элементов 2 И-ИЛИ,второй вход третьего элемента И соединен с вторым выходом блока элементов задержки, пятый выход которогосоединен с вторым входом элемента2 И-ИЛИ, третий вход которого объединен с входом делителя частоты и первым входом элемента ИЛИ и являетсявходом запуска анализатора, второйвход элемента. ИЛИ объединен с установочным входом управляющего триггера и подключен к шине установки в11 11ноль анализатора, единичный вход 25 управляющего триггера соединен с выходом делителя частоты, а выход подФключен к второму входу четвертогоэлемента И.