Полупроводниковое запоминающее устройство с произвольной выборкой

(57) Изобре электроники и ние относится к ости к вычислиредназначеноегральных цифрообретения являедействия за сче ст льнои тех я примене ике, ипия в интЦелью и вых схема я увеличен е быстрременныхние и сч(53 (56 интервалов затывание-считыебляемой мощностигается это ение по Пакл, С(54)УСТРО щении.ия блокалаис фиксации счит обируемых реОСУДАРСТ 8 ЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ АВТОРСКОМУ СВИДЕТЕЛЬСТВ Бюл. В 8цов, А. А. Красилькратов и В. В. Тру 88.8)У 3609712,1980,4162540 ь1983.,ИКОВОЕ ЗАПОМИНАЮЩЕЕИЗВОЛЬНОЙ.ВЫБОРКОЙ 81.327,6( атент США 11 С .11/4 ент США В 11 С 11/4 ОЛУПРОВОД СТВО С ПР уменьшения в пись-считыва ванне и сниж сти .при абра путем введен ваемого сиги гистров.Изобретение относится к электронике, в частности к вычислительнойтехнике, и предназначено для применения в интегральных цифровых схемах.Цель изобретения - повышениебыстродействия устройства при обращении за счет уменьшения временных интервалов запись-считынание и считывание-считывание и снижения потребляемой мощности.На чертеже изображена блок-схемойпредлагаемого устройства,Схема содержит матричный накопитель 1, блок предзаряда разрядныхшин 2, адресный блок выборки строк3, состоящий из стробируемого формирователя 4, дешифратора строк 5,регистра адреса строки 6, адресныйблок выборки столбца 7, включающийв себя стробируемый формирователь 8,дешифратор столбцов 9, регистр адреса столбца 10, блок коммутациистолбцов 11, усилитель считывания,запоминающий считываемую информациюиз накопителя в течение времени вращения к схеме 12, формировательвходного сигнала 13, блок фиксациисчитываемого сигнала 14, блок управления 15.Устройство работает следующимобразом,При уровне сигнала ВК, соответствующем неныбранному состояниюсхемы (режим хранения), произнодится предварительный заряд разрядныхшин накопителя. При этом принимается адресный код, установленный навнешних входах регистрами 6 и 10,Изменение уровня на входе ВКпереводит схему н режим записи исчитывания в зависимости от уровнясигнала на входе "Запись - считывание",Поскольку в современных схемахоперативных ЗУПВ на МОП-транзисторахцикл считывания превышает цикл записи, основноевнимание в изобретениинаправлено на уменьшение длительности цикла считывания, В режиме счигывания сигнал с выхода блока управления 15 подается на вход блокафиксации 14 и усилитель считывания12, переводя последний н рабочее.состояние,Сигнал с выхода блока фиксации14 переводит регистры 6 и 10 в режимхранения принятого кода адреса истробирует формирователи 4 и 8, ко 30 риод восстановления схемой исходногосостояния должна быть достаточнойтолько для выключения усилителясчитывания,Из указанного выше следует, чтосхема обеспечивает асинхронный режим работы, т,е. совмещение повремени периодов считывания информации, предварительной зарядки ад 40ресньгс и разрядных шин, прием новогоадреса, что сокращает цикл обращенияк ЗУПВ,45 50 55 5 10 15 20 25 торые выбирают соответствующую строку и столбец накопителя,Сигнал выбранной Я 11 через блоккоммутации столбцов 11 поступаетна вход усилителя считывания 12,При изменении уровня на любом извыходов усилителя 12 происходитзапоминание считанной информациии изменяется логический уровень навыходе блока фиксации 14, что прекращает обращение к накопителю 1,так как выключаются формирователи 4и 8 и открываются регистры 6 и 1 Одля приема нового адреса, одновременно блок предварительного зарядаразрядных шин 2 начинает восстанавливать исходные потенциалы на разрядных шинах накопителя, Информация хранится в усилителе считывания12 до установления уровня ВК, соотнстстнующего невыбранному состояниюсхемы ЗУПВ,Поскольку прием нового кода адреса в блоки приема и хранения инфор- .мации и. восстановление потенциаловна адресных шинах строк и разрядных шинах матричного накопителя практическизаканчивается в период считыванияинформации с выхода схемы то минимальная длительность уровня ВК в пеКроме того, в ОЗУ большой емкости время считывания информации сильно зависит от места положения ЯП в накопителе. Выигрыш в быстродействии при использовании предложенной схемы в системе памяти ЭВМ может составлять до 507.; уровни на разрядных шинах матричного накопителя 1 при вывыборке ЯП изменяются сравнительно медленно иэ-за малых размеров транзисторов ЯП и значительной емкости разрядных шин накопителя, в то же время усилитель считывания 6, реагируя на незначительное изменение уровня на разрядных шинах, обеспечивает бьгстрое срабатывание схемы фиксациий и выклнчепце Формирователей дешифраторов 5 и столбцов 9, выбирающих ячейку памяти, Разрядные шины накопителя при этом не успевают полностью перезарядиться, благодаря чему уменьшается потребляемая мощность при обращении, сокращается время предзарядки шин накопителя; хранение информации усилителем после считывания ее из ячейки памяти и прекращение обращения к накопителю, а также запоминание кода адреса в блоках приема и хранения информации при обращении к схеме повышает помехоустойчивость, особенно при применении схемы в больших системах оперативных ЗУПВ,Формула изобретенияПолупроводниковое запоминающее устройство с произвольной выборкой1 содержащее матричный накопитель, блок предзаряда разрядных шин, выходы которого соединены с разрядными шинами матричного накопителя, адресный блок выборки строки, состоящий из стробируемого формирователя, выход которого подключен к адресной шине матричного накопителя, дешифратора строк, выходы которого соединены с входами стробируемого формирователя, регистра адреса строки, выходы которого соединены с входами дешифратора строк, а входы являются адресными входами устройства, адресный блок выборки столбца, состоящий из стробируемого формирователя выходы которого подключены к входам блока коммутации столбцов, дешифратора столбцов, выходы которого соединены с входами стробируемого формирователя, регистра адреса столбца, выходы которого соединены с входами дешифраторастолбцов, а входы являются адреснымивходами устройства, причем выходыблока коммутации столбцов соединеныс разрядными шинами матричного накопителя, усилитель считывания, входы 1 О которого соединены с выходами блокакоммутации столбцов и блока управления, формирователь входного сигнала, выход которого соединен с входом блока коммутации столбцов, одинвход является информационным входомустройства, причем один вход блокауправления является входом "Сигналвыборки кристалла", другой - входомЗапись-считывание а выход соединенс входом формирователя входного сигнала и входом усилителя считывания,о т л и ч а ю щ е е с я тем, что,с целью повышения быстродействияустройства эа счет уменьшения времен ных интервалов запись - считывание исчитывание - считывание и сниженияпотребляемой мощности при обращениионо содержит блок фиксации считываемого сигнала, парафазные входы которого соединены с выходами усилителясчитывания, стробируемый вход соединен с выходом блока управления, а выход соединен с входами стробируемыхформирователей адресных блоков выборки строки и столбца и со стробируемыми входами регистров адреса строк истолбплв, выходы которых соединеныс входами дешифраторов строк и столб- цов1215135 Составитель В. Гордоноваын Техред П.Микеш Корректор Г, Решетн Редак аж 544венного Зак етений и 5, Раушск Филиал 11 ИП "Патент", г, Ужгород, ул, Проектная 910/58 ТирВ 11 ИИПИ Государстпо делам изобр 3035, Москва ЖПодписчоомитета СССРоткрытийая наб., д, 4/5