Усилитель считывания

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ЗШ С 11 С 7 00(прототип). Бюл Р 39 И.П,Лаза В.И.Соломо (088,8) США В 3953публик. 197 свидетель 11 С 7/00 енко, енко ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54),(57) УСИЛИТЕЛЬ СЧИТЫВАНИЯ, содержащий первый усилительный транзистор, затвор которого является первым выходом устройства и соединен состоком второго усилительного транзистора, затвором первого ключевого транзистора и истоком первогонагрузочного транзистора, затворвторого усилительного транзистораявляется вторым выходом устройстваи соединен со, стоком первого усилительного транзистора, затвором второго ключевого транзистора и истоком второго нагрузочного транзистора, сток которого соединен со стоком первого нагрузочного транзистора, затвор - со стоком первого клю-чевого транзистора и первой ббкладкой первого конденсатора, затворпервого нагрузочного транзистора 801120405 А соединен с первой обкладкой второго конденсатора и стоком второго клю;чевого транзистора, исток первого усилительного транзистора соединен с истоком второго усилительного транзистора, первую и вторую шины управления, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия усилителя считывания, в него введены третий и.четвертый ключевые транзисторы, стоки которых являются соответственно первым и вторым входами устройства, исток третьего ключевого транзистора соединен со стоком первого ключевоготранзистора, исток которого соеди-.нен с истоками первого усилительного и второго ключевого транзистора и шиной нулевого потенциала, исток четвертого ключевого транзис. тора соединен со стоком второго клю.чевого транзистора, вторая обкладка первого конденсатора соединена с истоком второго нагрузочного транзистора, вторая обкладка второго конденсатора соединена с истоком.первого нагрузочного транзистора, , сток которого подкпючен к первой шине управления, затворы третьего и четвертого ключевых транзисторов подключены к второй шине управления.20 1 112040Изобретение относится к областиэлектроники и может быть использовано в БИС ЗУ на МДП-транзисторах,Известен усилитель считывания,содержащий 4 транзистора, 2 сигнальные шины, 2 управляющие шины, в котором первый и второй транзисторысоединены по триггерной схеме, истоки первого и второго транзисторовсоединены с первой управляющей шиной, затвор первого транзисторасоединен со стоком второго и истокомтретьего транзисторов, затвор второго транзистора соединен со стокомвторого и с истоком четвертого тран 15зисторов, затворы третьего и четвер-фтого транзисторов соединены с второй управляющей шиной, сток третьего транзистора соединен с первойсигнальной шиной, сток четвертоготранзистора соединен с второй сигнальной шиной 1 .Недостатком данного усилителя счи.тывания является низкое быстродействие, определяемое временем, необхо 25димым для срабатывания триггера.Наиболее близким по техническойсущности к предлагаемому являетсяусилитель считывания, содержащийпервый усилительный транзистор, 30затвор кдторого является первым выходом устройства и соединен со стокомвторого усилительного транзистора,затвором первого ключевого транзистора и истоком первого нагрузочноготранзистора, затвор второго усилительного транзистора является вторым выходом устройства и соединен состоком первого усилительного транзистора, затвором второго ключевоготранзистора и истоком второго нагрузочного транзистора, сток которогосоединен со стоком первого нагрузочного транзистора, затвор - со стокомпервого кпючевого транзистора и первой обкладкой первого конденсатора, затвор первого нагрузочноготранзистора соединен с первой обклад.кой второго конденсатора и стокомвторого ключевого транзистора, истокпервого усилительного транзисторасоединен с истоком второго усилительного транзистора, первую и вторуюшины управления И.Недостатком известного усилителясчитывания является низкое быстродействие.Цель изобретения - повышение быстродействия усилителя считывания. 5 2Поставленная цель достигается тем, что усилитель считывания, содержащий первый усилительный транзистор, затвор которого является первым выходом устройства и соединен со стоком второго усилительного транзистора, затвором первого ключевого тран - зистора и истоком первого нагруэочного транзистора,затворвторого усилительного транзистора является вторым выходом устройства и соединен со стоком первого усилительного транзистора, затвором второго ключевого транзистора и истоком второго нагрузочного транзистора, сток которого соединен со стоком первого нагрузочного транзистора, затвор со стоком первого ключевого транзистора и первой обкладкой первого конденсатора, затвор первого нагрузочного транзистора соединен с первой обкладкой второго конденсатора и стоком второго ключевого транзистора, исток первого усилительного транзистора соединен с истоком второго усилительного транзистора, пер-, вую и вторую шины управления, содержит третий и четвертый ключевые транзисторы, стоки которых являются соответственно первым и вторым входами устройства, исток третьего ключевого транзистора соединен со стоком первого ключевого транзистора, исток которого соединен с истоками первого усилительного и второго ключевого транзисторов и шиной нулевого потенциала, исток четвертого ключевого транзистора соединен со стоком второго ключевого транзистора, вторая обкладка первого конденсатора соединена с истоком второго нагрузочного транзистора, вторая обкладка второго конденсатора соединена с истоком первого нагрузочного транзистора, сток которого подключен к первой шине управления, зат воры третьего и четвертого ключевых транзисторов подключены к второй шине управления.Устройство может быть выполнено как на й -канальных, так и на р-канальных транзисторах.На фиг. 1 представлена принципиальная схема усилителя считывания; на 4 иг. 2 - временная диаграмма.Затвор первого усилительного транзистора 1 соединен со стоком второго усилительного транзистора 2, с затвором первого ключевого транзистора 3, с истоком первого нагруэочного транзис3 112 тора 4,затвор второго усилительного транзистора 2 соединен со стоком первогоусилительного транзистора 1, с затвором второго ключевого транзистора 5 и истоком второго нагрузочного транзистора 6, исток треть.его ключевого транзистора 7 соединенс затвором второго нагрузочного транзистора 6 .и со стоком первого ключевого транзистора 3, исток четвертого ключевого транзистора 8 соединен с затвором первого нагрузочноготранзистора 4 и со стоком второгоключевого транзистора 5, конденсатор 9 подключен между затвором иистоком второго нагрузочного транзистора 6, конденсатор 10 подключен между истоком и затвором первого нагрузочного транзистора 4, истоки транзисторов 1, 2, 3 и 5 соединены с шиной 11 нулевого потенциала, стоктретьего ключевого транзистора 7соединен с первым входом 2, а сток четвертого ключевого транзистора 8 - с вторым входом 13, затвор первого ключевого транзистора 3 является первым выходом 14; а затвор второго ключевого транзистора 5 является вторым выходом 15, стоки первого 4 и второго 6 нагрузочных транзис торов соединены с первой шиной 16 управления, а затворы третьего 7 ичетвертого 8 ключевых транзисторовсоединены с второй шиной 17 управления. Работа устройства описывается для 11 -канальных транзисторов.В исходном состоянии на шинах 12,13 и 17 высокий потенциал, на шинах14, 15 и 16 низкий потенциал, наконденсаторах 9 и 1 О высокий потенциал. На входные шины 12 и 13 (,фиг.2)поступает входной сигнал, в результате чего на малую величину 611 снижается потенциал шины 13. Через открытые транзисторы 7 и 8 дифференциальный сигнал поступает на затво ры транзисторов 4 и 6. После этогоснижают потенциал на шине 17. до низкого логического уровня, закрываются транзисторы 7 и 8. При этом дифференциальный сигнал сохраняетсяна конденсаторах 9 и 10 и емкостяхзатворов транзисторов 4 и 6. Затемна шину 16 подают высокий потенци-ал,который через транзисторы 4 и 6 0405 4поступает на истоки этих транзисто -ров,Одновременно через емкостную связьконденсаторы 9 и 107 повышается потенциал,на затворах транзисторов 4и 6. При этом потенциал на истоке. тр анзи стор а 6 растет быстрее, чем наистоке транзистора 4 иэ-эа исходной разности потенциалов на затво Орах этих транзисторов.После того как потенциал на затворах транзисторов 1 и 2 превысит величину порогового напряжения этихтранзисторов, срабатывает триггер,усиливая разбаланс на его плечах.15Одновременно с. этим через транзистор 5 обратной связи начинаетсяразряд. емкости затвора транзистора 4, в результате чего этот транзистор начинает закрываться, токчерез него снижается до нуля и триггер на транзисторах 1 и 2 переходит в устойчивое состояние. При этомпотенциал на затворе транзистора 6превышает потенциал на шине 16, апотенциал на истоке транзистора 6,на выходной шине 15 равен потенциалуна шине 16. Быстродействие усилителя считывания определяется задерж,кой, необходимой для включения триггера и разряда емкости затворатранзистора 4 через транзистор 5.Так какисток транзистора 5 соединен с шиной земли, емкость затвора транзистора 4 разряжается до по-, 35 тенциала земли быстрее, чем аналогичная емкость известного устройства, что приводит к повышению быстродействия усилителя считывания.40 Предлагаемый усилитель считывания опробован при разработке статического ЗУПВ информационной емкостью16 К. Базовым объектом для него является усилитель считывания, исполь зованный в БИС динамическогО ЗУПВинформационной емкостью 64 К. При этомбыстродействие предлагаемого уси-лителя считывания, равное 4 нс, примерно вдвое выше, чем быстродействиебазового объекта. Это дает возможность увеличить быстродействие ЗУПВи производительность всей системы,следовательно, уменьшить.необходимое количество таких систем.1120405 Состав Техред ель Н.Дикарев.Фанта каз 7750/ тий наб 4/ ППП "Патен Фил Проектная,4 Ужгород едактор Т.Кугрцшева 40 Тираж 574 НИИПИ Государственного комитпо делам изобретений и откр 13035, Москва, Ж, Раушская Корректор М.Леонтюк Подписное