Генератор случайного процесса

(19) (11) 151) С 06 Р 7/58 О ИДЕТЕЛЬСТ РСНОМ К ы о ДАРСТВЕННЫЙ КОМИТЕТ СССЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬГПМ НИЕ ИЗОБ(56) 1. Патент ВеликобританииУ 1404587, кл. С 4 О, 1978.2. Авторское свидетельство СССРР 864305, кл, С 06 Г 7/58, 1979(54)(57) ГЕНЕРАТОР СЛУЧАЙНОГО ПРОЦЕССА, содержащий первый блок памяти,информационный. вход которого являет-ся информационным входом генератора,выход первого блока памяти соединенс информационным входом первого регистра памяти, выход которого соединен с входом уменьшаемого вычитателя,входом первого цифроаналогового преобразователя и с информационным вхо"дом второго регистра памяти, выходкоторого соединен с входом вычитаемо.го вычитателя, выход первого цифроаналогового преобразователя соединенс первым входом компаратора, выходкоторого соединен с единичным входомтриггера, единичный и нулевой выходыкоторого соединены соответственнос первым и вторым знаковьви входамивторого цифроаналогового преобразова"теля, выход которого соединен с первым входом задания начальных условийинтегратора, выход которого соединен с вторым входом компаратора, генератор тактовых импульсов, первый одно-, вибратор, выход которого соединен со считывающим входом первого блока памяти и входом второго одновибратора, выход которого соединен с синхронизирующими входами первого и второго регистров памяти и входом третьего одновибратора, выход которого соединен с нулевым входом триггера, о тл и ч а ю щ и й с я тем, что, с целью расширения амплитудного и частот ного диапазонов формируемого процесса, он содержит второй блок памяти, умножитель, аттенюатор, делитель частоты и счетчик, счетный вход и выход, которого соединены соответственно с вьмодом генератора тактовьм импульсов и входом первого одновибратора, выход которого через делитель частоты соединен со считывающим входом второго блока памяти, информационный вход которого подключен к информационному входу генератора, а выход торого блока памяти соединен с управляющим входом счетчика, с информационным входом второго цифроаналогового преобразователя, с управляющим входом аттенюатора и с первым входом умножителя, второй вход и выход которого соединены соответственно с в ходом вычитателя и вторым информационным входом интегратора, вых д которого соединен с информационным входом аттенюатора, выход которого является выходом генератора.Изобретение относится к вычислительной технике и может найти применение при моделировании быстропроте-кающих случайных процессов.Известен генератор случайногопроцесса содержащий блоки памяти,интегратор, цифроаналоговый преобразователь, блок управления и регистры памяти 1 ),Недостатком этого генератора является узкий частотный диапазон.Наиболее близким к изобретениюявляется генератор случайного процесса, содержащий первый блок памяти,15информационный вход которого является информационным входом генератора,выход первого блока памяти соединенс информационным входом первого регистра памяти, выход которого соединен с входом уменьшаемого вычитателя, входом первого цифроаналоговогопреобразователя и с информационнымвходом второго регистра памяти, выход которого соединен с входом вычитаемого вычитателя, выход первогоцифроаналогового преобразователясоединен с управляющим входом компаратора, выход которого соединен сединичным входом триггера, единичныйи нулевой выходы которого соединеныоответственно с первым и вторымзнаковыми входами второго цифроаналогового преобразователя, выход которого соединен с управляющим входом35интегратора, выход которого соединенс информационным входом компаратора,генератор тактовых импульсов, первыйодновибратор, выход которого соединенсо считывающим входом первого блокапамяти и входом второго одновибратора,выход которого соединен с синхронизирующими входами первого и второгорегистров памяти и входом третьегоодновибратора, выход которого соединен с нулевым вхоцом тригера 2,Однако известный генератор имеет узкие амплитудный и частотный диапазоны.Целью изобретения является расши 5 О рение амплитудного и частотного диапазонов моделируемого процесса.Поставленная цель достигается тем, что генератор случайного процесса, содержащий первыи блок памяти, инч55 формационный вход которого является информационным входом генератора, выход первого блока памяти соединен с информационным входом првого регистра памяти, выход которого соединен с входом уменьшаемого вычитателявходом первого цифроаналогового преобразователя и с информационным входом второго регистра памяти, выход которого соединен с входом вычитаемого вычитателя, выход первого цифроаналогового преобразователя соединен с первым входом компаратора, выход которого соединен с единичным входом триггера, единичный и нулевой выходы которого соединены соответственно с первым и вторым знаковыми входами второго цифроаналогового пре образователя, выход которого соединен с первым входом задания начальных условий интегратора, выход которого соединен с вторым входом компаратора, генератор тактоных импульсов, первый одновибратор, выход которогосоединен со считывающим входом первого блока памяти н входом второго одновибратора, выход которого соединен с синхронизирующими входами первого и второго регистров памяти и входомтретьего однонибратора, выход которо -го соединен с нуленым входом триггера, ннедены второй блок памяти, умножитель, аттенюатор, делитель частоты и счетчик, счетныи вход и выходкоторого соединены соответственно с выходом генератора тактовых импульсов и входом первого одновибратора, выход которого через делитель частоты соединен со считывающим входом второго блока памяти, информационныйвход которого подключен к информацион.ному входу генератора, а выход второго блока памяти соединен с управляющим входом счетчика, с информационным входом второго цифроаналоговогопреобразователя с управляющим входоматтенюатора и с первым входом умножителя, второй вход и выход которого соединены соответственно с выходом вычитателя и с вторым информационным входом интегратора, выход которого соединен с информационным нхоцоматтенюатора, выход которого являетсявыходом генератора. На чертеже приведена блок-схемапредлагаемого генератора,Генератор содержит первый блокпамяти, регистры 2 и 3 памяти, вычитатель 4, умножитель 5, интегратор б,аттенюатор 7 блок 8 синхронизации,цифроаналогоный пребразователь ЦАП) 9з 1120 компаратор 10, триггер 11 и ЦАП 12.Блок 8 синхронизации содержит генератор 13 тактовых импульсов и одновибраторы 14-16. Кроме того, генератор содержит второй блок 1 памяти а блок 8 синхрончзации - управляемый счетчик 18, выход 19 и делитель 20 частоты. Генератор работает следующимобразом.Данные об ординатах процесса заносятся в блоки 1 и 17 памяти.До начала формирования сигналарегистры 2 и 3 находятся в нулевом15состоянии. Число на выходе вычитателя 1 равно О, поэтому сигнал на выходе умножителя также равен "0" (одиниз множителей - нуль). Сигнал на выходе ЦАП 9 "0", а напряжение на выходе интегратора 6 может быть не равным нулю, поэтому компаратор 10 опрокидывается в соответствии со знакомна выходе интегратора 6, а по тактовому импульсу от блока 8 синхронизации (выход одновибратора 16) триггер 11 также опрокидывается и устанавливает такую полярность напряженияна выходе ЦАП 12, чтобы скомпенсировать напряжение на выходе интегра 30тора 6. Импульсы от одновибратора 16поступают на триггер 11 непрерывно,поэтому если на вь 1 ходе интегратора 6происходит перекомпенсация, то срабатывают компаратор 10 и триггер 11,а на выходе ЦАП 12 изменяется полярность компенсирующего напряжения.При воспроизведении сигнала с постоянными интервалами между ординатами,Данные от блока 1 памяти последовательно поступают на регистры 2 и 3, 40Разница кодов между двумя соседнимиординатами поступает на вторые входыумножителя 5, на первые входы которого поступает какое-либо число от блока 17 памяти (величина этого числа 45не принципиальна для объяснения этого такта работы устройства). Разницакодов преобразуется ЦАП 5 в аналоговую величину и интегрируется интегратором 6. Одновременно на вход ЦАП 9 50последовательно поступают коды ординат формируемого сигнала, Этот ЦАПявляется эталонным и служит для компенсации ошибок интегратора,Непременным условием правильной 55работы является полная компенсацияошибки интегратора во время формирования сигнала между следующими орди 323натами. В противном случае возникает прогрессирующая ошибка. Перекомпенсация устраняется на следующем интервале и т.д. Таким образом, напряжение на выходе устройства представляет собой сигнал с линейной интерполяцией между ординатами, причем ошибки интегрированиИ скомпенсированы,Преимущества устройства для воспроизведения сигнала с переменными интервалами между выборками аналогич 1 ны адаптивному аналого-цифровому преобразователю, когда передаются илиС, записываются только существенные ор-,динаты в зависимости от частотного спектра сигнала. Интервалы между медленно изменяющимися сигналами больше, чем для быстро изменяющихся, при этом количество ординат, а следовательно, и объем ЗУ уменьшаются. Одновременно с записью существенных ординат сигнала записывают или передают величину интервала между ними, В принципе, переменный интервал между ординатами не обязательно должен быть для каждой выборки, а может быть для группы выборок.Работа устройства с переменными интервалами между выборками позволяет расширить частотный динамический диапазон вопроизведения сигнала, Что эквивалентно увеличению длительности формируемого сигнала с сохранением высокочастотных колебаний на нем при заданном объеме блока 1 памяти. Для реализации принципа переменного масштаба времени необходимо изменять частоту тактового генератора, а в случае линейной интерполяции изменять также и ток на входе интегратора, чтобы за большее время между выборками напряжение на интеграторе изменилось только на величину разности между значениями ординат.При работе устройства с переменными интервалами между выборками информация о длительности интервала, записанная в блок 17 памяти, поступает на первые входы умножителя 5 и изменяет величину напряжения на его выходе, при этом изменяется скорость заряда напряжения на выходе интегратора 6. Так как интервал между выборками увеличился, то за большее время компенсирующий сигнал с выхода ЦАП 12 изменит напряжение на выходе интегратора 6 больше допустимо.1120323 ЮИ Мак 74336 Типаж 69 нтфф, г.Ужгород, ул ИИПИ ака одписно.Проектная, 4 го, поэтому одновременно с изменени ем масштаба преобразования ЦАП 5 необходимо изменить масштаб преобразования ЦАП 12.Для обеспечения правильной синхро низации всего устройства, т.е. увеличения интервала между выборками, сигнал с выхода запоминающего блока служебной информации одновременно изменяет коэффициент деления счетчи- ка с переменным коэффициентом деления.Если этот новый интервал сохраняется в течение времени формирования сигнала между несколькими ординатами, то с целью экономии объема блока 17 памяти информация об интервале между выборками считывается реже, чем информация о величине выборок считывается с выхода блока 1 памяти, Для этого сигнал с выхода одновибратора 14, который переключает адрес блока 1 памяти, делится в делителе 20 частоты и поступает на адресные входы блока 17 памяти. Для правиль 1"; работы всего устройства служитблок 18 синхронизации, который спомощью одновибраторов 14-16 вырабатывает последовательность импульсов,поступающих на соответствующие входы блока 1 памяти, регистров 2 и 3,триггера 11 и делителя 20.Одновременно запоминающий блок 17памяти хранит информацию и о масштабе амплитуд, которая изменяет коэффициент передачи управляемого аттенюатора 7, тем самым расширяется динамический диапазон устройства. Коэффициент передачи аттенюатора 7 пос 15 тоянен в течение времени формирования нескольких ординат,Для уменьшения влияния помех отработы цифровой части устройствааттенюатор 7 должен быть конструктив.20 но вынесен за пределы устройства, ацифровые сигналы должны иметь оптронные развязки.Таким образом, в предлагаемом устройстве расширены частотный и амп- .25 литудный динамические диапазоны.