Устройство для распределения заданий процессорам

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК А Зс 59 С 06 Р 9/4 1ф ф а ь,ф ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54)(57) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНИЙПРОЦЕССОРАИ, содержащее регистр готовности процессоров, блок регистров, первую и вторую группы элементов И, первую группу элементов ИЛИ, элемент И, первый элемент ИЛИ, причем выходы процессоров соединены с единичными входами регистра готовности процессоров, выходы элементов И первой группы соединены с группой входов блока регистров, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены третья группа элементов И, вторая группа элементов ИЛИ, второй и третий элементы ИЛИ и две группы блоков элементов И, причем информационные входы устройства соединены с первыми входами элементов И первой и второй групп, к вторым входам элементов И второй группы подключен ин, версный выход первого элемента ИЛИ, прямой вьмод которого соединен с вторыми входами элементов И первой группы, выходы блока регистров соединены с первыми входами элементов И третьей группы и с входами второго элемента ИЛИ, выход которого соединен с первыми входами элемента И, выходы элементов И второй группы соединены с первыми входами одноименных элементов ИЛИ первой группы, вторите входы которых соединены с выходами одноименных элементов И третьей группы, группа выходов элементов ИЛИ первой группы ооединена с группами входов первых блоков элементов И первой и второй групп, управляющие входы блоков элементов И первой и второй групп соединены соответственно с прямым и инверсным вьмодами одноименных разрядов регистра готовности процессоров, группа выходов каждого блока элементов И первой группы 3 соединена с группой входов следующего. блока элементов И первой и второй групп, группы выходов блоков элементов И второй группы соединены с группами входов одноименных процесС соров и группами входов одноименных элементов ИЛИ второй группы, выход каждого элемента ИЛИ второй группы соединен. с нулевым входом одноименного разряда регистра готовности процессоров, выход второго элемента ИЛИ соединен с первым входом первого элемента ИЛИ, второй вход которого сое-. динен с инверсным выходом третьего элемента ИЛИ, прямой выход и входы которого соединены соответственно с вторым входом элемента И и прямьачи выходами регистра готовности процес- фЬ соров, третий вход элемента И соединен с тактовым входом устройства, вью ход элемента И соединен с тактовым входом блока регистров и вторыми входами элементов И третьей группы.Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных системах для распределения нагрузки между процессорами.5Известно устройство для распределения заданий процессорам, содержащее процессоры, группы элементов И, элементы ИЛИ, регистр готовности процессоров, регистр сдвига, узел управления 13.Недостатком этого устройства является низкое быстродействие, обусловленное использованием последова 15 тельно работающего сдвига, а также воэможность отказа в выполнении задания в случае, если число свободных процессоров меньше их потребного количества.Наиболее близким по технической сущности к изобретению является устройство для распределения заданий процессорам, содержащее блок управ 25 ления, первую и вторую группы,элементов И, регистр сдвига, элемент ИЛИ, блок элементов ИЛИ, группу регистров хранения, элемент И, регистр готовности процессоров, группа выходов ко торого соединена с группой информаци онных входов блока управления и с первыми входами элементов И первой группы, вторые входы которых соедине- . ны с группой выходов регистра сдвига 35 и с группой входов элемента ИЛИ, выход которого соединен с управляющим входом блока управления, первый выход которого соединен с управляющим входом регистра сдвига, вход сброса ко тарого соединен с выходом блока элементов ИЛИ и с входом сброса регистра готовности процессоров, группа информационных входов которого соединена с выходами процессоров группы, 45 входы которых соединены с выходами элементов И первой группы и с входами блока элементов ИЛИ, груйпа информа-, ционных входов первого регистра хранения группы является группой входов 50 заданий устройства, управляющий вход каждого регистра хранения группы соединен с выходом соответствующего элемента И второй группы, группа инФормационных выходов каждого регистра 55 хранения группы, кроме последнего, соединана с группой информационных входов последующего регистра хранения группы, первая и вторая группы разрядных выходов последнего регистра хранения группы соединена соответственно с третьими входами элементов И первой группы и с группой инФормационньж входов регистра сдвига, вход сдвига которого соединен с выходом элемента И, первый вход которого соединен с выходом старшего разряда группы выходов регистра сдвига, вто-. рой вход элемента И соединен с выходом элемента ИЛИ,и с первыми входами элементов И второй группы, второй вход каждого элемента И второй груп-пы, кроме последнего, соединен с выходом последующего элемента И этой группы, второй вход последнего элемента И второй группы соединен с вторым выходом блока управления 23.Цель изобретения - повышение быстродействия устройства.Поставленная цель достигается тем, что в устройство для распределения заданий процессорам, содержащее регистр готовности процессоров, блок регистров, первую и вторую группы элементов И, первую группу элементов ИЛИ, элемент И, первый элемент ИЛИ, причем выходы процессоров соединены с единичными входами регистра готовности процессоров, выходы элементов И первой группы соединены с группойвходов блока регистров, введены третья группа элементов И, вторая группа элементов ИЛИ, второй и третий элементы ИЛИ.и две группы блоков элементов И, причем инФормационные входы устройства соединены с первыми входами элементов И первой и второй групп, к вторым входам элементов И второй группы подключен инверсный выход первого элемента ИЛИ, прямой выход которого соединен с вторыми входами элементов И первой группы, выходы блока регистров соединены с первыми входами элементов И третьей группы и с входами второго элемента ИЛИ, выход которого соединен с первыми входами элемента И, выходы элементов И второй группы соединены с первыми входами одноименных элементов ИЛИ первой группы, вторые входы которых соединены с выходами одноименных элементов И третьей группы, группа выходов элементов ИЛИ первой группы соединена с группами входов первых блоков элементов И первой и второй группы, управляющие входы блоков элементов И первой и второй групп соединены соответственно с прямым иинверсным выходами одноименных разрядов регистра готовности процессоров, группа выходов каждого блока элементов И первой группы соединена с группой входов следующего блока5 элементов И первой и второй групп, группы выходов блоков элементов И второй группы соединены с группами входов одноименных процессоров и с группами входов одноименных элементов ИЛИ второй группы, выход каждого элемента ИЛИ второй группы соединен с нулевым входом одноименного разряда регистра готовности процессоров, вы. ход второго элемента ИЛИ соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с инвер сным выходом третьего элемента ИЛИ, прямой выход и входы которого соединены соответственно с вторым входом элемента И и прямыми выходами регистра готовности процессоров, тре" тий вход элемента И соединен с тактовым входом устройства, выход элемента И соединен с тактовым входом блока регистров и вторыми входами элементов И третьей группы.На чертеже представлена структурная схема устройства.Устройство содержит процессоры 1, регистр готовности процессоров 2, блоки элементов И 3,4, группу элементов ИЛИ 5, блок регистров 6, группы элементов И 7-9, группу элементов ИЛИ 10, элементы ИЛИ 11-13, элемент И 14, З информационные входы 15, тактовый вход 1 е.Устройство работает следующим образом.В исходном состоянии. процессоры 140 свободны, триггеры регистра готовности процессоров 2 находятся в единичном состоянии. Единичные сигналы поступают на входы элемента ИЛИи с его инверсного выхода нулевой сиг"45 нал постуцает на вход элемента ИЛИ 11, на второй вход которого также поступает нулевой сигнал с выхода элемента ИЛИ 12. Элементы И 7 открыты, а элементы И 8 закрыты. Так как триг- О геры находятся в единичном состоянии, то элементы И 4 открыты, а элементы И 3 закрыты. Поступающее на входы 15 устройствазадание, пройдя элементы И 7, ИЛИ 10И.8, поступает на первый процессор,одновременно через элемент ИЛИ 5,первый триггер устанавливается в нулевое состояние, открываются элементы И 3, подготавливая таким образом поступление очередного задания во второй процессор. Второе задание, поступающее на входы устройства 15, пройдя элементы И 7, ИЛИ 10, И 3, И 4 поступает во второй процессор и устанавливает через второй элемент 1ИЛИ 5 соответствующий триггер в нулевое состояние, разрешая тем самымпоступление очередного задания в следующий процессор. После выполнения задания процессор устанавливает соответствующий триггер в единичное состояние. Очередное задание поступает в один из свободных процессоров начиная с первого.Если все процессоры заняты, что соответствует нулевым сигналам на . входах элемента ИЛИ, то на вход элемента ИЛИ 11 с инверсного выхода элемента ИЛИ 13 поступает единичный сигнал и элементы И 7 закрываются, а элементы И 8 открываются. Поступающее очередное задание через элементы И 8 поступает в блок запоминающих регистров 6.Так как на выходах блока запоминающих регистров не нулевой сигнал то на выходе элемента ИЛИ 12 единичный сигнал, который поступает на вход элемента ИЛИ 11. С прямого. выхода элемента ИЛИ 11 единичный сигнал поступает на вход элементов И 8, а нулевой сигнал на вход элементов И 7.Как только освободится один из процессоров, что соответствует наличию единичного сигнала на входе элемента ИЛИ 13, открывается элемент И 14, так как с выходов элементов ИЛИ 12, 13 на, вход элемента И 14 поступают единичные сигналы. Поступающий тактовый импульс разрешает считывание первого задания из блока запоминающих регистров через элементы И 9, которое поступает через элементы ИЛИ 10, И 3,4 в свободный процессор. Элементы И 14, И 8 закрываются, а элементы И 7 открываются, и поступающее задание на входы устройства 15 поступит, минуя блок 6, в один из свободных процессоров 1.. Таким образом, при наличии свободных процессоров 1 задания поступают на обработку, минуя блок 6, если процессоры заняты, то задание поступит в блок 6.Применение изобретения позволяет повысить быстродействие устройства.