Устройство для управления доступом к памяти от двух цвм

Г 13 18 НОМИТЕТ СССРНИЙ И ОТНРЫТИЙ ГОСУДАРСТВЕННЫ ПО ДЕЛАМ ИЗОБ ЕТЕЛЬСТВУ 0 14 .В бласти тностис паано при това тельство СССР12/00, 1980.льство СССРГ 13/00, 1984 изоб кци СОЮЗ СОВЕТСНИХ СОЦИАЛ ИСТИЧЕСНРЕСПУБЛИК САНИЕ ИЗО Н АВТОРСКОМ(54) УСТРОЙСТВО ДЛЯ УПРАВПЕН СТУПОМ К ПАМЯТИ ОТ ДВУХ ЦВМ (57) Изобретение относится к вычислительной техники, в ча к устройствам для сопряжения мятью, и может быть использо проектировании многопроцессо систем с общей памятью. Цель тения является расширение фунЮ1304030 нальных воэможностей устройства за счет организации приоритетного обращения одной из ЦВМ к общей памяти. Устройство содержит регистры 1-10, элемент 11 задержки, блоки 12,13 регистров, пятый элемент И 14, триг геры 15,16,17, формирователи 18,19, 20 импульсов, блок 21 коммутации, с первого по седьмой элементы ИЛИ 22"28, переключатель 29, с первого почетвертый элементы И 30-33. Логикаработы устройства обеспечивает приоритетное обслуживание одной ЦВМ приобращении ее к общей памяти. Номерболее приоритетной ЦВМ задается напереключателе. 3 ил. 1 " приоритетное обслуживание 1-й ЦВМ;при СО - безприоритетное обслуживание 1-й ЦВМ,Устройство работает следующим ЦВМ. Если первой ЦВМ необходимо прообразом. извести обмен информацией с 1-м подСигнал, поступающий в устройство 30 каналом общей памяти, то она формиуправления по входам запроса на об- рует и передает по первому входу мен, переводит триггеры требуемых устройства сигнал, который поступает блоков в состояние, необходимое при на установочные входы четвертого 7 работе с первой или второй ЦВИ соот- и шестого 8 регистров, через третий ветственно, а сигнал, поступающий элемент ИЛИ 24 на установочный вход по входам требования на обмен устрой десятого регистра 10, что соответ, 35ства, организует обмен первой или ствует работе первой ЦВМ с каналом второй ЦВМ с внешней памятью, внешней памяти через второй элементПусть в исходном состоянии все ИЛИ 23 на установочные входы первого триггера находятся в состоянии "0", 5 и второго 6 регистров и установоч 40а трехпозиционный переключатель в ный вход третьего триггера 17, через положении 3, что соответствует бес" пятый элемент ИЛИ 26 на вход пере- приоритетному обслуживанию обеих ключателя 29, с выхода которого сиг.1 Изобретение относится к вычислительной технике, в частности к устройствам сопряжения с памятью, и может быть использовано при разработке мультипроцессорных вычислительных комплексов.Цель изобретения - расширение функциональных возможностей устройства за счет организации приоритетного обращения одной из ЦВИ к общей памяти.На фиг.1 изображена блок-схема предлагаемого устройства; на фиг,2 - блок-схема алгоритма реакции устройства на запросы от одной из ЦВМ; на фиг.3 - блок-схема алгоритма реакции устройства на сигнал о завершении обмена ЦВМ с памятью.На фиг, изображены седьмой 1, восьмой 2, третий 3, пятый 4, первый 5, второй 6, четвертый 7, шестой 8, девятый 9. и десятый 1 О одноразрядные регистры, элемент 11 задержки, второй 12 и первый 13 блоки регистров, пятый элемент И 14, первый 15, второй 16, третий 17 триггеры, первый 18, второй 19 и третий 20 формирователи импульсов, блок 21 коммутации, с первого по седьмой элементы ИЛИ 22 - 28 соответственно, переключатель 29, с первого по четвертый элементы И 30 - 33 соответственно,На фиг.2 и 3 приняты следующие обозначения; У, - признак занятости канала внешнего накопителя первой ЦВМ; У - признак занятости канала внешнего накопителя второй ЦВМ; Х признак ожидания канала внешнего накопителя первой ЦВМ; Х- признак ожидания канала внешнего накопитЕля второй ЦВМ; 2; -К - признак занятости 1-го подканала; 6 - признак приоритета первой ЦВМ; С - при знак приоритета второй ЦВМ.и на первый формирователь 18 импульсов, который формирует сигнал и через десятый регистр 10 и выход усгройства передает его в первую ЦВМ.Блок 21 коммутации,.получив сигнал отот 1-го блока второго блока 12 регистров подключает шины интерфейсаго подканала к шинам первой ЦВМ,После завершения обмена информа- О цией в блок 21 коммутации из 1-гоподканала поступает сигнал "Конецпереписи". Блок 21 коммутации засылает сигнал на вход сброса 1-гоблока второго блока 12 регистров, 15 тем .самым снимая блокировку обращения к данному подканалу, через 1-йблок первого блока 13 регистров наустановочный вход девятого регистра9, на вход сброса седьмого регист ра 1, через первый элемент ИЛИ 22на входы сброса первого 5 и второго6 регистров, на вход сброса третье"го триггера 17, через третий элементИЛИ 24 на установочный вход десятогорегистра 10 и на третий формирователь20 импульсов, который Формирует сигнал и через десятый регистр 10 засылает его в первую ЦВМ, а также черезэлемент 11 задержки и девятый регистр9 на вход разрешения третьего регистра 3. Если сигнал появится на инверсном выходе третьего регистра 3,то устройство управления заканчиваетобслуживание данного запроса, а ес ли на прямом выходе, то сигнал черезпервый регистр 5 и четвертый элементИЛИ 25 поступает на вход сброса деся.того регистра 10, а также черезпервый регистр 5 на третий Формиро ватель 20 сигналов, который Формирует сигнал и через десятый регистр 10засыпает его во вторую ЦВМ. На этомустройство для управления доступомк памяти заканчивает обслуживаниеданного запроса. Обслуживание запроса от второй ЦВМ производится аналогично обслуживанию запроса от первой ЦВМ. Если трехпоэиционный переключатель находится в первом или во втором положении, то проверка наличия признака ожидания канала внешнего накопителя от другой ЦВМ не производит. ся. Этим и достигается приоритетное обслуживание запросов от заданной ЦВМ 3 1304030 4нал через через шестой 27 и седьмой28 элементы ИЛИ поступает на входысброса первого 15 и второго 1 б триггеров. Затем первая ЦВМ Формируетсигнал на обмен с 1-м подканаломобщей памяти и передает его по входузапроса на обмен устройства на входразрешения седьмого регистра 1. Взависимости от того, на каком элементе И седьмого регистра 1 имеетсясигнал от Й-триггера этого регистразапрос может пройти либо на прямойвьиод, либо на инверсный. Если напрямой выход, то второй формирователь 19 импульсов Формирует сигнали через десятый регистр 10 засылаетего в первую ЦВМ по выходу ответаустройства, Если на инверсный выход,то запрос пересылается на первыевходы второго 31 и третьего 32 элементов И, Если запрос проходит черезвторой элемент И 31, то запрос поступает на первый вход первого элементаИ 30, а если через третий элемент И,то запрос поступает на вход разрешения третьего регистра 3, Запрос спрямого выхода третьего регистра 3через первый регистр 5 поступает наустановочный вход пятого регистра 4и на второй формирователь 19 импульсов, который Формирует сигнал и через десятый регистр 10 засылает егов первую ЦВМ. Если запрос из третьего регистра 3 выходит через инверсный выход, то он через первый элемент И 30 поступает в блок 21 коммутации, который по адресу в запросе .определяет и запоминает номертребуемого подканала. Блок 21 коммутации передает запрос на вход разрешения второго блока 12 регистров.Если 1-й подканал занят, то запроспоявляется на прямом выходе второгоблока 12 регистров и через четвер.тый 7 и первый 5 регистры передается на установочный вход пятого регистра 4 и на вход второго формирователя 19 импульсов, Если подканалсвободен то сигнал появляется наУ50инверсном выходе второго блока 12регистров и поступает на установочный вход 1-го блока второго блока12 регистров, тем самым блокируяобращение второй ЦВМ к данному подканалу., на первый вход блока 21 коммутации и чере шестой регистр 8 наустановочный вход седьмого регистра1, на вход сброса пятого регистра 44030 Формула 5 130изобретения Устройство для управления доступом к памяти от двух ЦВМ, содержащее блок коммутации, элемент задержки, с первого по третий формирователи импульсов, с первого по десятый одно разрядные регистры, первый, второй . блоки регистров и с первого по чет" вертый элементы ИЛИ, причем выход первого элемента ИЛИ соединен с вы" ходами сброса первого и второго одноразрядных регистров, выход второго элемента ИЛИ соединен с установочными входами первого и второго одноразрядных регистров, прямой выход третьего одноразрядного регистра соединен с прямым выходом четвертого одноразрядного регистра и с входом разрешения первого одноразрядного регистра, выход пятого одноразрядного регистра соединен с инверсным выходом четвертого одноразрядного регистра и с входом разрешения второго одноразрядного регистра, вход устройства для подключения выхода запроса на обмен первой ЦВМ соединен с первыми входами второго и третьего элементов ИЛИ и с установочными входами четвертого и шестого одноразрядных регистров, входы сброса четвертого и шестого одноразрядных регистров, второй вход второго элемента ИЛИ и первый вход четвертогоэлемента ИЛИ соединены с входом устройства для подключения выхода запроса на обмен второй ЦВМ прямой выход шестого одноразрядного регистра соединен с входом сброса пято-. го одноразрядного регистра, с установочным входом первого блока регист.1ров, с установочным входом седьмого одноразрядного регистра и с первым входом первого формирователя импульсов, инверсный выход шестого одноразрядного регистра соединен с вхо" дом сброса третьего одноразрядного регистра, с входом сброса первого блока регистров, с вторым входом первого формирователя импульсов и с 1установочным входом восьмого одноразрядного регистра, прямые выходыседьмого, восьмого одноразрядныхрегистров соединены с первым входом второго формирователя импульсов, прямой выход первого одноразрядного регистра соединен с вторым входом второго формирователя импульсов и с установочным входом пятого одноразрядного регистра, прямой выходвторого одноразрядного регистра соединен с установочным входом третьего одноразрядного регистра и стретьим входом второго формирователя импульсов, прямой выход второго блока регистров соединен с входомразрешения четвертого одноразрядного регистра, первый выход блока ком"мутации соединен с входом раэрешения.второго блока регистров, инверсный выход первого одноразрядногорегистра соединен с первым входом третьего формирователя импульсов ис вторым вхоцом четвертого элемента ИЛИ, инверсный выход второгоодноразрядного регистра соединен свторыми входами третьего формирова"теля импульсов и третьего элементаИЛИ, пряюой выход первого блока регистров соединен с входом сбросаседьмого одноразрядного регистра,с первым входом первого элементаИЛИ, .с третьим входом третьего эле"мента ИЛИ и с установочным входомдевятого одноразрядного регистра,выходы третьего и четвертого элементов ИЛИ соединены соответственно сустановочным входом и входами сбросадесятого одноразрядного регистра,вход разрешения седьмого одноразрядного регистра соединен с входомустройства для поцключения выхода требования обмена первой ЦВМ, выходы1 первого, второго, третьего формирователей импульсов объединены и подключены к входу разрешения десятогоодноразрядного регистра, прямой и 40 инверсный выходы которого соединеныс выходами устройства для подключениявходов ответа соответственно первой,второй ЦВМ, второй выход блока коммутации соединен :. входом разрешения 45 первого блока регистров, с третьимвходом третьего формирователя импульсов, с входом сброса второгоблока регистров, с вторым входом первого элемента ИЛИ и с входом элемен" 50та задержки, инверсный выход первогоблока регистров соединен с входомсброса девятого одноразрядного регистра, с входом сброса восьмого одно" 55 разрядного регистра, и с третьим входом четвертого элемента КПИ, выход элемента задержки соединен с входом разрешения девятого одноразрядного регистра, инверсный выход второго бло"3040 ка регистров соединен с установочным входом второго блока регистров, с входом разрешения шестого однораз-рядного регистра и с первым входом блока коммутации, вход разрешения восьмого одноразрядного регистра со . единен с входом устройства для подключения выхода требования обмЕна второй ЦВМ, причем каждый из одноразрядных регистров содержит триггер и 10 первый, второй элементы И, причем вход разрешения одноразрядного регистра подключен к первым входам первого, второго элементов И, вторые входы которых соединены соответст венно с единичным и нулевым выходами триггера, единичный и нулевой входы которого соединены с установочным входом и входом сброса одноразрядного регистра, прямой и инверсный 20 выходы одноразрядного регистра соединены с выходами первого, второго элементов И, о т л и ч а ю щ е е - с я тем, что, с целью расширения функциональных возможностей за счет приоритетного обращения одной из ЦВМ к общей памяти, в него введены с первого по третий триггеры, с первого по седьмой элементы И, переключатель и с пятого по седьмой элемен ты ИЛИ, причем первый, второй входы1пятого элемента ИЛИ соединены с входами устройства для подключения выходов запроса на обмен соответственно первой и второй ЦВМ, выход пятого 35 элемента ИЛИ соединен с входом переключателя, первый выход которого соединен с единичным входом первого триггера и с первым входом шестого элемента ИЛИ, второй выход переклю чателя соединен с единичным входом второго триггера и с первым входом 30 8седьмого элемента ИЛИ, вторые входы шестого и седьмого элементов ИЛИ соединены с третьим выходом переключателя, выходы шестого и седьмого элементов ИЛИ соединены с нулевыми входами соответственно первого, второго триггеров, единичный выход третьего триггера соединен с первым входом первого элемента И, выход которого соединен с вторым входом блока коммутации, выходы первого, второго элементов ИЛИ соединены соответственно с нулевым и единичным входами третьего триггера, первыеРвходы второго, третьего элементов И соединены с инверсным выходом седьмого одноразрядного регистра, единичный и нулевой выходы первого триггера соединены с вторыми входами второго и третьего элементов И, единичный и нулевой выходы второго триггера соединены с первыми входами четвертого и пятого элементов И, вторые входы которых соединены с инверсным выходом восьмого одноразрядного регистра, выходы второго и четвертого элементов И, а также инверсные выходы третьего и пятого одноразрядных регистров соединены с вторым входом первого элемента И, выход третьего элемента И соединен с прямым выходом девятого одноразрядного регистра и подключен к входу разрешения третьего одноразрядного регистра, выход пятого элемента И соединен с инверсным выходом девятого одноразрядного регистра и подключен к входу разРешения пятого одноразрядного регистра, третий вход блока коммутации подключен к входу устройства для подключения выхода окончания обмена внешней памяти,1304030мяч вИОа Ьеанесо йоиопвпею ФиСоставитель С.БурухинТехред Н,Глущенко Корректоу МШароши едактор ча Заказ 23 Тир НИИПИ