Программируемый сопроцессор

;М ЗОБРЕТЕН ОПИСАН К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ский инст.Евланниие специали- ых систем. -ССР4.СОПРОЦЕСИзобретени ной технике и м управляющих вь например, в тер ления (ГСУ) гиб тем (ГПС) либ программного у тами,лительовано в лексах, х управых сислового и робое относится к вычис ожет быть использ числительных комп минальных система ких производственн о в системах чис правления станками ние произ- -таблично- мического ГОСУДА 1 СТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(54) ПРОГРАММИРУЕМЫЙСОР Цель изобретения - повышеводительности за счет аппаратного выполнения операций и динамикропрограммирования.На фиг.1 изображена структурная схема гибкого сопроцессора с аппаратно-табличным выполнением операций; на фиг.2 - структурная схема операционного блока; на фиг.З - структурная схема 16-разрядной секции операционного блока; на фиг.4 -структурная схема блока адресации; на фиг.5 - структурная схема блока управлея; на фиг,б - функциональная схема сумматора секции операционного блока; на фиг,7 - пример реализации мультиплексора(57) Изобретение относится к вычислительной технике и может быть использовано в управляющих вычислительных комплексах, например в терминальных системах управления гибких производственных систем либо в системах числового программного управления станками и роботами. Цель изобретения - повышение производительности за счет аппаратно-табличного выполнения операций и динамического микропрограммирования, Программируемый сопроцессор содержит операционный блок, блок памяти. блок адресации, интерфейсный блок, блок управления, блок коммутации, регистр адреса. 22 ил 4 табл,связи; на фиг.8 - структурная схема блока памяти; на фиг,9 - функциональная схема 16-разрядной секции блока памяти; на Б фиг,10 - структурная схема блока коммутации; на фиг.11 - функциональная схема бло- д ка коммутации; на фиг.12 - функциональная схема регистра адреса; на фиг.13 - пример реализации мультиплексора адреса микро-.команды; на фиг.14 - функциональная схема мультиплексора адреса; на фиг.15- функци- ОО ональная схема блока селекции адреса; на, ОО фиг.16 - функциональная схема регистра (,1 микрокоманд блока управления; на фиг.17 - пример реализации мультиплексора условий; на фиг,18 - функциональная схема группы триггеров; на фиг.19 - функциональная схема узла синхронизации; на фиг.20 - временная диаграмма работы блока синхронизации; на фиг,21 - пример реализации блока постоянной памяти; на фиг,22 - функциональная схема интерфейсного блока.Программируемый сопроцессор (фиг,1) содержит операционный блок 1, блоки пэ1675880 20 10 15 20 25 УАЗ =:А 15+ А 27 + А 10 КР 556 Р 12 (фиг.21) и описываемую следующей системой логических уравнений: входы ПЛМ А(403): ХАО = Х 294(1) = У 298(1) - первый разрядкода режима, ХА 1 = Х 294(2) = У 298(2) - второй разрядкода режима, ХА 2 = Х 294(3) - У 298(З) - третий разряд кода режима, ХАЗ = Х 294(4) = У 298(4) - четвертый разряд кода режима, ХА 4 = Х 294(5) = У 298(5) - пятый разряд кода режима, ХА 5 = Х 294(6) = У 298(б) - шестой разрядкода режима, ХА 6 = Х 293(3) =- У 297(3) - пассивный ре, жим работы сопроцессора, ХА 7 = Х 297(2) = У 297(2) - первый разрядномера секции блока памяти, ХА 8 = Х 298(1) = У 297(1) - второй разрядномера секции блока памяти, ХА 9 = Х 297(1) = У 296(1) - выбора блока памяти, ХА 10 = Х 291(2) =- .У 205(2) - такт передачи адреса, ХА 11 = Х 291(1) = У 295(1) - подцикл выборки микрокоманды, ХА 12 = Х 268(1) == Х 39(1) - чтение данных,термы ПЛМ А; А 1 = ХА 5+ХА 2+ХА 1 ФХАО ФХА 1 ОМА 11 ФФХА 6 А 2 = ХА 5+ХА 4 ФХА 10 4" ХА 114"ХА 6 АЗ = ХА 5+ХА 4 ФХА 1+ХАОФХА 10+ХА 11 Ф+ А 12 + А 13 + А 15УА 7 = А 1 + А 2 + АЗ + А 4 + А 25 + Аб + А 7+ А 8+ А 11 + А 12 + А 13 + А 15У 279 + УАО - выборка блока 3 адресации,У 270(2) = УА 1 - сыбрка младшей секции42 операционного блока,У 270(3) = УА 2 - выборка средней секции43 операционного блока,У 270(4) = УАЗ - выборка старшей секции44 операционного блока,У 270(1) = УА 4 - управление мультиплексором 82 адреса данных операционногоблока 1,У 274(1) = УА 5 - первый разряд кода управления блоком 6 коммутации,У 274(2) = УАб - второй разряд кода управления блоком б коммутации,У 274(3) = УА 7 - третий разряд кода управления блоком б коммутации,входы ПЛ М 8(404):ХВО = Х 294(1) = У 298(1) - первый разрядкода режима,Х 81 = Х 294(6) = У 298(6) - шестой разряд 10кода режима,ХВ 2 = Х 293(3) = У 297(3) - пассивныйрежим работы,ХВЗ = Х 292(2) = У 297(2) - первый разрядномера секции блока памяти, 15ХВ 4 = Х 293(3) = У 297(1) - второй разрядномера секции блока памяти,ХВ 5 = Х 292(1) = У 296(1) - выборка блокапамяти,Х 86 = Х 292(2) = У 296(2) - выборка блока 20СОСТОЯНИЯ,Х 87 = Х 268(1) = Х 39(1) - чтение данных,Х 88 = Х 268(2) = Х 39(2) - запись данных,ХВ 9 = Х 291(1) = У 295(1) - подцикл выборки микрокоманды,Х 810 = Х 291(2) = У 295(2) - такт передачиадреса,термы ПЛМ 8:ю 3081 = ХВ 1 Ф-Х 810 4-ХВ 9 4 ХВ 282 = ХВ 1+ ХВО 4 Х 810 ФХВ 9 Ф Х 82ВЗ = ХВ 104 Х 89 ФХВ 23584 = ХВ 7+ХВ 54 ХВ 285 = Х 87+ХВ 5Вб= Х 88+ХВ 687 = ХВ 8+Х 85 ФХВ 24088 = ХВ 1+Х 804 ф ХВОИ(8289 = Х 88 ФХВ 5+Х 84 ФХВЗФХВ 245810 = ХВ 8+ХВ 5-4 ХВ 4 ФХВЗФХ 82811 = ХВ 8+Х 85 ФКВ 4 ФКВЗ+Х 82выходы ПЛМ В:50УВО = 81+ 82+ 83 е 84+ 87У 81 = 88+ 89УВ 2= 88= 810УВЗ = 88+ 811УВ 4= 84 УВ 5 = 85УВ 6 = 84+ 85+ Вб+ 87 УВ 7= ВбУ 273(1) = УВО - управление выборкиблока 2 памяти,У 273(2) = У 81 - запись в младшую секцию 302 блока памяти,У 273(3) = УВ 2 - запись в среднюю секцию 303 блока памяти,У 273(4) = УВЗ - запись в старшую секцию 304 блока памяти,У 282(1) = У 84 - первый сигнал чтенияинтерфейсного блока 4.,У 282(2) = УВ 5 - второй сигнал интерфейсного блока 4,У 275 = У 86 - ответ в системную магистраль 40,У 289(1) = У 86 - запись в группу триггеров 256,входы ПЛМ С(505):ХСО = Х 294(1) = У 298(1) - первый разрядкода режима,ХС 1 = Х 294(2) = У 298(2) - второй разрядкода режима,ХС 2 = Х 294(3) = У 298(3) - третий разрядкода режима,ХСЗ = Х 294(4) = У 298(4) - четвертый разряд кода режима,ХС 4 = Х 294(5) = У 298(5) - пятый разрядкода режима,ХС 5 = Х 294(6) = У 298(6) - шестой разрядкода режима,ХСб = Х 291(4) = У 295(4) - запись в реги-стры,ХС 7 = Х 291(2) = У 295(2) - такт передачиадреса,ХС 8 = Х 293(3) = У 297(3) - пассивныйрежим,ХС 9 = Х 292(2) = У 296(2) - выборка Группы триггеров,ХС 10 = Х 268(2) = Х 39(2) - запись данных,ХС 11 = Х 268(2) = Х 39(3) - обмен,ХС 12 = Х 268(4) = Х 39(4) - установка,ХС 13 = Х 265(1) = Х 26(1) - работа (выходПЛМ С),термы ПЛМ С:С 1 = ХС 13+ХС 10 ФХС 9С 2 = ХСб ФХС 54"ХС 4 ФМСЗФ(С 249(С 1 ФХСОСЗ = ХС 12С 4 = ХС 11+ХС 8С 5 = ЗС 74 ХС 8Сб = ХС 14С 7= ХС 11выходы ПЛМ С;УСО= С 1УС 1 =- С 2УС 2 = СЗУСЗ = С 7УС 4 = С 5УС 5 = С 4+ С 5У 289(2) = УСО - перевод в активный режим работы,У 289(3) = УС 1 - перевод в пассивныйрежим работы,У 289(4) = УС 2 - установка,У 285(1) = УСЗ - сброс регистра выбора,У 285(2) = УС 4 - :запись в регистр выбораУ 276 = УС 5 - запись в регистр адреса, Интерфейсный блок 4 предназначен для подключения сопроцессора к стандартному интерфейсу МПИ (О-ВОЗ) микроЭВМ общего назначения.Интерфейсный блок 4 работает следующим образом.При С 32(1) = С 410 = 0 У 25 = Х 41, при С 32(1) = С 410 = 1 У 41 = Х 38, при С 32(3:2) С 414+С 413 = 0 У 412 =.- У 19 = й, при С 32(3,2) = С 414+ С 413 = 10 У 19 = Х 41, при С 32(3:2) С 424+ С 413 = 11 У 41 = Х 19,Сигналы управления имеют активньй низкий уровень, К-состояние большого выходного сопротивления, комбинация С 32(3:1) = 111 является запрещенной,Можно выделить два режима работы сопроцессора; пассивный и активный, Пассивный режим предназначен для загрузки в сопроцессор основных информационных массивов: микропрограмм, программ, таблиц преобразований и Данных, а также для чтения информации иэ памяти. Тактовое устройство сопроцессора при этом остановлено. О пассивном режиме центральная микроЭВМ узнает при чтении информации из второго триггера 374 групйы 256 триггеров блока 5 управления - сигнал У 26911,Сопроцессор имеет оперативную память обьемом 2 К 48 разрядных слов, в адресном пространстве микроЭВМ отведено под память сопроцессора "окно" размером 16 разрядных слов, информация о положении "окна" в памяти сопроцессора задается в четвертом и готом триггерах блока 256 состояния У 297(2:1) = У 392(2:1), При У 297 = 00 возможно обращение к младшей секции 302 блока памяти, при У 297= 01 - к средней 303, при У 297 = 10 - к старшей 304, В пассивном режиме сопроцессор работает как обычный блок памяти под управлением центрального процессора в соответствии с временными диаграммами записи или чтения интерфейса МПИ (О - ВОЯ). По системной магистрали микроЭВМ в сопроцессор поступает 16-разрядный код адреса, которыйчерез интерфесный бло 4 поступает в регистр 7 адреса и фиксируется в нем припомощи сигнала СЗО(2), поступающего изузла 258 постоянной памяти и порождаемого сигналом "Обмен" из системной магистрали, код адреса поступает также в узел 255селекции адреса. В случае совпадения адре 10 са с адресами "окна" сигнал разрешениявыбора блока памяти с выхода 296 узла 255селекции адреса поступают на вход 292 узла258 постоянной памяти, При наличии этогосигнала обеспечивается чтение либо записьв память сопроцессора.Переход из активного режима работысопроцессора в пассивный возможен в двухслучаях, Во первых при наличии в поле режима исполняемой микрокоманды кода, соответствующего режиму "Ос.ганов". Врезультате формируется сигнал У 289(4) в узле 258 постоянной памяти, поступающий навход 383 установки в нуль первого триггера373 группы 256 триггеров. Нэ выходе 387второго триггера 374 группы 256 триггеровформируется сигнал У 283, останавливающий работу узла 257 синхронизации. Во вторых, по концу выполнения текущеймикрокоманды в сопроцессоре при условиизаписи из центральной микроЭВМ в первыйтриггер 373 группы 256 триггеров сигналаХ 263(2) = 1.Перевод сопроцессора в активный режим работы осуществляется центральноймикроЭВМ при помощи сигнала Х 265 "Работа", поступающего в узел 258 постояннойпамяти, Начало работы зависит от значениясигнала Х 263(1) "Пуск", записываемого втретий триггер 375 группы 256 триггеров,40 При Х 263(1) = 1 работа начинается с микрокоманды, записанной по начальному адресу0,0, а при Х 263(1) = О работа начинается садреса, записанного в регистре 163 адресамикрокоманды блока 3 адресации,45 Сопроцессор в активном режиме работает следующим образом.Принят формат микрокоманды, приведенной в табл.2.Временная диаграмма работы блока50 257 синхронизации сопроцессора приведена на фиг.20, в фазе выборки микрокомандыиз регистра 163 адреса микрокоманды блока 3 адресации на выход 20 поступает адресмикрокомэнды и фиксируется в регистре 755 адреса по сигналу У 21(2), по этому адресу изблока 2 памяти считывается код микрокоманды и записывается в регистр 259 микрокоманды блока 5 управления, регистр 232микрокоманды блока 3 адресации, регистр163 адреса микрокоманды блока 3 адресации, регистр 83 микрокомэнды операционного блока 1, Запись в эти регистрыпроисходит по сигналу У 280(2), В фазе исполнения микрокомэнды в узле 258 формирования управляющих сигналоввырабатываются управляющие сигналы взависимости от кода режима, хранящегосяв регистре 259 микрокомэнды блока 5 управления, при этом принято кодированиережимов, приведенное в табл,3.В табл.З обозначено:БП(А) - содержание блока 2 памяти поадресу А,ИИ 1 - источник адреса, кодируемыйтремя рэзрядэми следующим образом;000 - регистр 163 адреса микрокомандыв блоке 3 адресации,001 - регистр 161 микрокомэнды в блоке 3 адресации (РОН),010 - регистр 160 вектора в блоке 3адресации011 - регистр 159 данных в блоке 3 адресации,100 - регистр 79 команды в младшейсекции 42 операционного блока 1,101 врегистр 79 команды в среднейсекции 43 операционного блока 1,120 - регистр 79 команды в старшейсекции 44 операционного блока 1,ИА 2 - источник адреса, кодируемыйдвумя разрядами,00 - регистр 163 адреса микрокомэндыв блоке 3 адресации,01 - регистр 161 микрокомэнды в блоке3 адресации (РОН),10 - регистр 160 вектора в блоке 3 адресации,11 - регистр 159 данных в блоке 3 адресации,ИВА - источник адреса, кодируемый одним разрядом,0 - регистр 79 комэнды в младшей секции 42 операционного блока 1,1 - регистр 79 команды в средней секции 43 операционного блока 1,ИИ 1 - источник информации, кодируемый одним разрядом,0 - мультиплексор 81 выхода операционного блока 1,1 - регистр 79 команды операционногоблока 1,ИИ 2-ИА 2 - источник информации ИИ 2,кодируется аналогично ИА 2.Формирование управляющих сигналовв зависимости от кода режима раскрыто приописании работы узла 258 постоянной памяти, Поскольку в сопроцессоре принятодинамическое микропрагрэммировэние, тосписок команд и способы использования выделенных полей команды не фиксированы.Рассмотрим выполнение команды в сопроцессоре, Принят следующий базовыйформат команды;К(48:1) = КОЗ(2:1)+ АП(14:1) Ф К 02(2:1)4(14;1) ФК 01(2:1) 4" Б(14:1),где КОЗ, К 02, К 01- части кода операцииКО(16:1) = КОЗ ЫКО 2 ВК 01; АП - адрес перехода: А - адрес первого операнда; Б - адресвторого операнда,При чтении команды из блока 2 памятив фазе исполнения микрокоманды код команды поступает;У 217(14:1) =У 12(14;1) - в блок 3 адресации,У 142(14:1) = У 12(48;33) - в старшую секцию 44 операционного блока 1,У 142(14:1) = У 12(32:17) - в среднюю секцию 43 операционного блока,У 142(14:1) = У 12(16:1) - в младшую секцию 42 операционного блока.Код операции записывается в регистр163 адреса микрокомэнды блока 3 адресации и является начальным адресом соответствующей микропрограммы, У 234(9;1) = ОООФУ 12(48:47) 4 У 12(32:31) 4"У 12(16:15)В сопроцессоре предусмотрены средства для интерпретации команд сложных логических преобразований сиспользованием тэблиц. Аргументом привыполнении этих команд служит вектор двоичных переменных, число разрядов которого Р может изменяться от четырех довосьми, Комэнды реализации сложных логических преобразований делятся нэ три типа,Если для разветвления вычислительногопроцесса по вектору все ситуации достаточно разделить нэ две группы, то этэ операцияреализации многоместной логической функ 40 ции. Если требуется определить вектор решений, каждое из которых может бытьиспользовано для переключения элементоврелейного типа исполнительных устройств,то эта операция реализации систем многоместных логических функций. Если требуется перейти нэ одну из Т ветвей алгоритма (Т(= 2Р), то это операция мультиветвления.Для этих типов команд используются одинаковые структуры данных и способы доступак ним. Функции задаются таблицами истинности, размещаемыми в рээрядных сечениях программно выделенного сегментапамяти обьемом 256 ячеек, при этом возможна плотная упаковка таблиц функций с. числом аргументов Р(8. Для реализации систем многоместных. логических функций отводится К = 08 соседних разрядныхсечений.Выполнение операции вычисления многоместной логической функции осуществляется следующей последовательностью преобразований;ЕА ЕЧТ ЕВХ(Р:1) -- А(12:1) -- У 1248:1) -- У = 0,1,где,Х(Р:1) - множество векторов,А(12:1) - множество адресов,У 12(48:1) - множество слов, считанныхиз памяти,У - вычисляемая, многоместная логическая функция,ЕА, ЕЧТ, ЕВ - операции формированияадреса, чтения из памяти и выделения разрядов соответственно.Рассмотрим организацию доступа кэлементам таблиц, Адрес элементов таблицы определяется информацией, содеркащейся в векторе аргумента, записанном врегистре 160 вектора блока 3 адресации, атакже управляющей информацией, закоди-.рованной в команде, хранящейся в регистре161 команды блока 3 адресации. В регистре161 команды блока 3 адресации содеркитсяинформация, обеспечивающая выбор требуемых разрядов с помощью блока 6 коммутации и мультиплексоров 166 - 169 выделенияразрядов, Кодирование управляющей информации в формате команды производится в соответствии с табл,4 (коды Хопределяют положение в разрядном сечении сегмента).Формула изобретенияПрограммируемый сопроцессор, содержащий операционный блок, блок памяти,блок адресации, регистр адреса, интерфей-сный блок и блок управления, причем первая группа выходов блока управлениясоединена с группой входов кода командыоперационного блока, вторая группа выходов блока управления соединена с группойвходов управления чтением - записью блока памяти, выход переноса операцйонного блокаподключен к первому входу логических условий блока управления, первый вход - выход группы информационных входов -выходов блока памяти соединен с первымвходом группы входов кода микрокомандыи логических условий блока управления и спервым входом - выходом группы информационных входов - выходов операционногоблока, выход регистра адреса подключен кадресному входу блока памяти, первый входгруппы информационных входов блока адресации подключен к второму входу- выходу группы информационных входов -выходов блока памяти и к второму входу -выходу группы информационных входов -выходов операционного блока, выход ий терфейсного блока подключен к информационному входу блока управления, первый выход блока адресации подключен к второму входу логических условий блока управления, вход управления режимом регистра адреса подключен к третьему выходу блока управления, вход управления режимом блока адресации подключен к четвертому вь 1 хо ду блока управления, вход управления режимом интерфейсного блока подключен к пятому выходу блока управления, шестой выход блока управления подключен к информационному входу интерфейсного блока, о т л и ч а ю щ и й с я тем, что, с целью повышения производительности за счет аппаратно-табличного выполнения комплексных логических операций, устройство 15 дополнительно содержит блок коммутации,причем группа информационных входов - выходов блока памяти соединена с первой группой информационных входов - выходов блока коммутации, первый вход - выход второй группы информациОнных входов - выходов блока коммутации подключен к первому 20 входу выходу первои группы информационных входов - выходов интерфейсного блока, информационному входу - выходу блока адресации и информационному входу регистра адреса, вход управления режимом блока коммутации подключен к седьмому выходу блока управления, вход режима и седьмой выход блока управления, а также второй информационый вход - выход интефейсного блока являются входом режима, выходом ответа и информационным входом - выходом сопроцессора соответственно, причем операционный блок содержит младшую, среднюю и старшую секции мультиплексор связи, причем входы кода микрокоманды младшей, средней и старшей секций операционного блока подключены к группе информационных входов - выходов операционного блока, информационный вход - выход младшей секции операционного блока подключен к первому входу - выходу группы информационных входов - выходов операционного блока, информационный вход - выход средней секции операционного блока подключен к второму входу - выходу группы информационных входов - выходов операционного блока, информационные входы - выходы старшей секции операционного блока подключены к третьему входу - ,выходу группы информационных входов - выходов операционного блока, входы управления приемом - передачей и тактовые входы младшей, средней и старшей секции операционного блока соединены со средними разрядами входа кода команды операционного блока, управляющий вход мультиплексора связи подключен к младшему разряду входа кода команды операционного блока, вход переноса младшей секции операционного блока подключен к старшему разряду входа кода команды операционного блока, выход переноса старшей секции операционного блока подключен к выходу переноса операционного блока, вход переноса средней секции операционного блока подключен к выходу переноса младшей секции операционного блока, вход переноса старшей секции операционного блока подключен к выходу переноса средней секции операционного блока, входы вдвигаемых слева разрядов младшей секции операционного блока подключены к младшим разрядам информационного входа - выхода средней секции операционного блока, входы вдвигаемых слева разрядов средней секции операционного блока подключены к младшим разрядам информационного входа - выхода старшей секции операционного блока, входы вдвигаемых слева разрядов старшей секции операционного блока подключены к первым выходам мультиплексора связи, входы вдвигаемых справа разрядов младшей секции операционного блока подключены к вторым выходам мультиплексора связи, входы вдвигаемых справа разрядов средней секции операционного блока подключены к старшим разрядам информационного входа - выхода младшей секции операционного блока, входы вдвигаемых справа разрядов старшей секции операционного блока подключены к старшим разрядам информационного входа - выхода средней секции операционного блока, первые информационные входы мультиплексора связи подключены к младшим двум разрядам информационного входа - выхода младшей секции операционного блока, вторые информационные входы мультиплексора связи подключены к старшим двум разрядам информационного входа - выхода старшей секции операционного блока, кроме того, , каждая секция операционного блока содержит мультиплексор данных, регистр операнда, регистр числа, регистр команд, приемопередатчик, арифметика-логический узел, выходной мультиплексор, мультиплексор адреса данных, регистр микрокоманды, группу элементовс первого по третий элементы И, группу элементов ИЛИ, элемент ИЛИ и группу элементов НЕ, причем информационный вход - выход приемопередатчика является информационным входом - выходом секции операционного блока, информационный вход регистра микрокоманды подключен к информационному5 10152025 304050 плексора данных соединен с первым . выходом регистра микрокоманды, информационные входы регистра операнда, регистра числа и регистра команды подключены к выходу мультиплексора данных, входы записи регистра операнда. регистра числа и входу секции, вход и выход переноса ариф. метико-логического узла являются соответственно входом и выходом переносасекции, управляющий вход приемопередатчика является входом управления приемом - передачей секции, управляюший вход мультиплексора адреса данных и вход записи регистра микрокоманды подключены к первому и второму разрядам входа кода команды секции соответственно, первые входы с первого по третий элементов И соединен с третьим разрядом входа кода команды сек-ции, информационные входы приемопередатчика подключены к выходаммультиплексора адреса данных, первая группа информационных входов мультиплексора данных подключена к группе информационных выходовприемопередатчика, вторая группа информационных входов мультиплексора данных подключена к выходам элементов И группы, третья группа информационных входов мультиплексора данных подключена к выходам элементов ИЛИ группы, четвертаягруппа информационных входов мультиплексора данных подключена к выходам элементов НЕ группы, с а-го (в-разрядность информационного входа - выхода секции) по первый входы пятой группы информационных входов мультиплексора данных соединены с щ-го по первый информационными выходами приемопередатчика и первым входом группы входов вдвигаемых справа разоядов секции соответственно, с гп-го по первый входы шестой группы информационных входов мультиплексора данных подключены к с (гп)-го по первый информационным входам приемопередатчика и к первому и второму входам группывходов вдвигаемых справа разрядов. секции соответственно, с е-гп по первые входы седьмой группы информационных входовмультиплексора данных подключены к с его по второй информационным выходам приемопередатчика и к первому входу группы входов вдвигаемых слева разрядов секции соответственно, с а-го по первый входы восьмой группы информационных входов мультиплексора данных подключены к с щго по третий информационным выходам приемопередатчика и к первому и второму входам группы входов вдвигаемых слева разрядов секции операционного блока соответственно, управляющий вход мульти 1675880регистра команды соединены соответственно с выходами первого, второго и третьего элементов И, первый и второй входы операндов,арифметика-логического узла подключены соответственно к выходу регистра операнда и к выходу регистра числа, первый, второй, третий и четвертый информационные входы выходного мультиплексора подключены соответственно к выходу реги. стра операнда, к выходу регистра числа, к первому и второму информационным выходам арифметико-логического узла, управляющий вход выходного мультиплексора соединен с вторым выходом регистра микрокоманды, первый информационный вход Мультиплексора адреса данных подключен к выходу выходного мультиплексора, второй информационный вход мультиплексора адреса данных подключен к выходу регистра команды и выходу элемента ИЛИ, первые входы элементов И группы, элементов ИЛИ группы, входы элементов НЕ группы под ключены поразрядно к информационным выходам проемопередатчика, вторые входы элементов И группы и элементов ИЛИ группы подключены к выходам выходного мультиплексора, вторые входы первого, второго и третьего элементов И подключены соответственно к третьему, четвертому и пятому выходам регистра микрокоманды, первый и второй входы элемента ИЛИ подключены соответственно к младшему разряду выхода регистра команды и к шестому выходу регистра микрокоманды, причем блок адресации содержит мультиплексор адреса, мультиплексоры выделения восьми, четырех, двух и одного разрядов, приемопередатчик, регистр данных, регистр вектора, регистр команды, региСтр микрокоманды, регистр адреса микрокоманды, триггер модификации адреса, мультиплексор адреса микрокоманды, первый и второй элементы ИЛИ, группу элементов ИЛИ, с первого по четвертый элементы И, первую и вторую группы. элементов И, информационный вход - выход приемопередатчика является информационным входом - выходом блока адресации, управляющий вход приемопередатчика подключен к первому разряду входа управления режимом блока адресации, управляющий вход мультиплексора адреса микрокоманды соединен с первыми входами элементов И первой группы и вторым разрядом входа управления режимом блока адресации, первый вход первого элемента ИЛИ подключен к входу записи регистра микрокоманды и третьему разряду управления режимом блока адресаци, первые входы с первого по четвертый элементов И соединен с входом записи триггера модификации и четвертым разрядом входа управления режимом блока адресации, информационный вход триггера модификации адреса подключен к пятому разряду входа управления режимом блока адресации, информационный вход приемопередатчика подключен к выходу мультиплексора адреса, информационные входы регистра данных, регистра команды и регистра микрокоманды подключен к информационному выходу приемопередатчика, вход записи регистра данных соединен с выходом первого элемента И, старшие разряды информационного входа регистра вектора подключены к выходам элементов И второй 15 группы, а младшие разряды информационного входа регистра вектора подключены к выходам мультиплексора выделения четырех разрядов, вход записи регистра вектора соединен с выходом второго элемента И, 20 вход записи регистра команды соединен свыходом третьего элемента И, информационный вход регистра адреса микрокоманды подключен к выходу мультиплексора адреса микрокоманды, вход записи регистра адре са микрокоманды соединен с выходом первого элемента ИЛИ, первый и второй информационные входы мультиплексора адреса микрокоманды подключен к первой и второй группам информационных входов З 0 блока адресации, управляющий вход мультиплексора выделения одного разряда подключен к первому разряду выхода регистра команды, первые входы элементов И второй группы подключены к управляющему входу 85 мультиплексора выделения двух разрядов ик второму разряду выхода регистра команды, управляющий вход мультиплексора выделения четырех разрядов подключен к третьему разряду выхода регистра коман ды, управляющий вход мультиплексора выделения восьми разрядов подключен к четвертому разряду выхода регистра команды, первый информационный вход мультиплексора выделения восьми разрядов 45 подключен к старшим в/2 разрядам выхода регистра данных, второй информационный вход мультиплексора выделения восьми разрядов подключен к младшим гп/2 разрядам выхода регистра данных, первый 50 информационный вход мультиплексора выделения четырех разрядов подключен к старшим в/4 разрядам выхода мультиплексора выделения восьми разрядов, второй информационный вход мультиплексора вы деления четырех разрядов подключен кмладшим в/2 разрядам выхода мульти плексора выделения восьми разрядов, первый информационный вход мультиплексора выделения двух разрядов подключен к старшим т/8 разрядам выхода мультиплексора выделения четырех разрядов, второй информационный вход мультиплексора выделения двух разрядов подключен к младшим в/8 разрядам выхода мультиплексора выделения четырех разрядов, первый информационный вход мультиплексора выделения одного разряда подключен к старшему разряду выхода мультиплексора выделения двух разрядов, второй информационный вход мультиплексора выделения одного разряда подключен к младшему разряду выхода мультиплексора выделения двух разрядов, выход мультиплексора выделения одного разряда является первым выходом блока адресации, первая группа информационных входов мультиплексора адреса подключена к группе выходов регистра данных, вторая группа информационных входов мультиплексора адреса подключена к младшим пяти разрядам выхода регистра микрокоманды, третья группа информационных входов мультиплексора адреса подключена к старшим разрядам выхода регистра адреса микрокоманды и к выходу второго элемента ИЛИ, четвертая группа информационных входов мульти- плексора адреса подключена к старшим разрядам выхода регистра команды, к выхо-дам элементов ИЛИ группы и к выходу регистра вектора, управляющие входы мультиплексора адреса соединены с выходами элементов И второй группы, второй.вход первого элемента ИЛИ подключен к выходу четвертого эемента И, первый и вто-, рой входы второго элемента ИЛИ подключены соответственно к младшему разряду выхода регистра адреса микрокоманды и к выходу триггера модификации адреса, первые входы элементов ИЛИ группы подключены к средним разрядам выхода регистра 4 О команды, вторые входы элементов ИЛИ группы подключены к старшим разрядам выхода регистра вектора, вторые входы с первого по четвертый элементов И подключены к разрядам с шестого по девятый вы . хода регистра микрокоманды, вторые входыэлементов И первой группы подключены к десятому и одиннадцатому разрядам выхо. да регистра микрокоманды, входы элементов И второй группы подключены к первой 5 О группе выходов мультиплексора выделения восьми бит, причем блок управления содержит узел синхронизации, регистр микрокоманды, мультиплексор условий и узел постоянной памяти, узел селекции адреса и 55 пять триггеров, причем информационныевходы регистра микрокоманды соединены с входом кода микрокоманды и логическихусловий блока управления, первая группа информационных входов мультиплексора условий соединена со старшим и младшим разрядами входа кода микрокоманды и логических условий блока управления, информационные входы первого, второго, третьего и четвертого триггеров соединены с соответствующими входами группы информационных входов блока управления, информационный вход пятого триггера соединен с выходом первого тиггера, информационный вход узла селекции адреса соединен с соответствующими входами группы информационных входов блока управления, первый адресный вход узла постоянной памяти соединен с младшим входом группы информационных входов блока управления, вторая и третья группы информационных входов мультиплексора условий являются соответственно первой и второй группами входов логических условий блока управления, второй адресный вход узла постоянной памяти является входом режима блока управления, выход пятого триггера соединен с шестым выходом блока управления, разряды первого выхода узла постоянной памяти соединены с первого по четвертый разрядами первого выхода блока управления, первый и второй входы первой группы выходов узла синхронизации подключены к пятому и шестому выходам первой группы выходов блока управления соответственно, первый и второй выходы первой группы выходов регистра микрокоманды подключены к седьмому и восьмому выходам первой группы выходов блока управления соответственно, второй выход узла постоянной памяти подключен к второму выходу блока управления, третий выход узла постоянной памяти подключен к седьмому выходу блока управления, четвертый выход узла постоянной памяти подключен к первому выходу третьей группы выходов блока управления, пятый выход узла постоянной памяти подключен к первому выходу четвертой группы выходов блока управле-, ния, шестой выход узла постоянной памяти подключен к пятому выходу блока управления, седьмой выход узла постоянной памяти подключен к восьмому выходу блока управления, выход второго триггера подключен к второму выходу третьей группы выходов блока управления, выходы с первого по третий второй группы выходов узла синхронизации подключены к второму, третьему, четвертому выходам четвертой группы выходов блока управления соответственно, выход мультиплексора условий подключен к пятому выходу четвертой группы выходов блока управления, управляющий вход узла селекции адреса подключен к восьмому выЗб 1675880 35 Таблица С 340( - ) - безразличное состояние управляющих сигналов. Таблица азначение, поля микрокомандь Разрядь4840 Адреса. перехода к следующей микрокоманде 723Условие перехода 7301(3:1)Входной перенос в арифметико-логический блокЦиклический сдвиг 1272(1)РезервЗапись в регистр операнда 7151Запись в регистр числа 7152Запись в регистр команды 1153 старшей секцииного блока 1 (адрес перехода)Запись в регистр команды У.155 средней секциного блока 1 (адрес операнда А).Запись в регистр команды 7153 младшей секцииного блока 1 (адрес операнда Б)Управлениемультиплексором данных 7116(3:1)Управление мультиплексором выхода 7138(2:1)Ьодификация адреса в регистре команды 7156Режим работы 7298(6:1 ),Управление мультиплексором адреса 7232Запись в регистр адреса микрокоманды 1232(Запись в регистр команды блока адресации УЗапись в регистр вектора 1232(7)Запись в регистр данных 7232(б)Номер .РОН 1 232 (5: 1) 39 37 36.)232(8) ходу узла постоянной памяти, вход синхронизации пятого триггера и вход установки в "1" второго триггера подключены к первому и второму разрядам третьего выхода узла синхронизации, вход сброса первого триггера, вход сброса и вход установки "1" пятого триггера, входы синхронизации первого, второго, третьего и четвертого триггеров соединены с первого по седьмой разрядами девятого выхода узла постоянной памяти соответственно, вход режима узла синхрони зации подключен к выходу пятого триггера, третий адресный вход узла постоянной памяти подключен к четвертому выходу узла синхронизации, четвертый адресный вход узла постоянной памяти подключен к выходу узла селекции адреса, с первого по третий разряды пятого входа узла постоянноЙ памяти подключены к выходам пятого, третьего и четвертого триггеров, шестой адресный вход узла постоянной памяти подключен к второму выходу регистра мик рокоманды, вход записи регистра микроко манды подключен к пятому выходу узла синхронизации, управляющий вход мультиплексора условий подключен к третьему выходу регистра микрокоманды.37 1675880 Т а б л и ц а 3 Код режима 1281(6:1) Выполняемые действия 6 5 43 21 Т а б л и ц а 4 Кодирование управляющей информации в поле Б команды 7217(14:1)Число ар- Число табгументов лиц в развектора Р рядном се- чении 14 13 12 11 10 9 9 7 6 5 4 3 2 1 1 2 4 8 16 8 7 6 5 4 Номерсегмента 0 ИА 1 00 0 ИА 1 01 0 ИА 1 10 1 ИИ 1 ИИ 2 11 1 ИИЗ ИИ 2 01 1 ИИ 1 00 10 1 ИИ 1 01 10 1 ИИ 1 10 10 1 0 ИИ 2 00 1 1 11 10 712=БП(ИА 1), 718(16:1)=Х 17(16;1)712=БП(ИА 1), 718(16:1)=Х 17(32:17)712=БП(ИА 1), 718(16:1)=Х 17(48:33)У 12=ИИ 1, БП(ИА 2)=Х 12, 718(16:1)=Х 17(16:1)712=ИИ 2, БП(ИАЗ) =Х 12У 12=ИИ 1, И 8(1 б:1)=Х 17(1 6:1)Т 12=ИИ 1, 718(16:1)=Х 17(32:17)У 12=ИИ 1, 718(16:1)=Х 17(48:33)718(16:1)=717(16:1)=717(32:17)=Т 17(48:33)=ИИ 2Останов 0 0 0 0 Номер О 0 0 Х разрядного О 0 Х Х сечения 0 Х Х ХХ Х Х Х40 45 50 55 мяти 2 и адресации,3, интерфейсный блок 4,блоки управления 5 и коммутации 6 и регистр 7 адреса, связи 8 - 41 внутри процессора,Операционный блок 1 (фиг.2) содержиттри секции (младшую 42, среднюю 43 и старшую 44), мультиплексор 45 связи и связи 46- 74 внутри блока.Младшая 42, средняя 43 и старшая 44секции операционного блока содержат(фиг.З) приемопередатчик 75,мультиплексор 1076 данных, регистры. операнда 77, числа 78и команды 79, арифметика-логический узел80, мультиплексоры выхода 81 и адреса данных 82, регистр 83 микрокоманды, группуэлементов И 84, первый - третий элементыИ 85 - 87, группу элементов ИЛИ 88, элемент ИЛИ 89 и группу элементов НЕ 90,связи 91 - 157 внутри секции.Блок 3 адресации (фиг.4) содержит приемопередатчик 158, регистры данных 159,вектора 160, команды 161, макрокоманды.162 и адреса микрокоманды 163, триггер164 модификации адреса, мультиплексор165 адреса микрокоманды, мультиплексорывыделения восьми, четырех и одного разрядов 166 - 169 соответственно, мультиплексор 170 адреса, первый 171 и второй 172элементы ИЛИ, группу элементов ИЛИ 173,первы й - четве рты й эл е менты И 174 - 177 ипервую 178 и вторую 179 группы элементовИ, связи 180 - 254 внутри блока (связь 242не показана). Блок 5 управления (фиг.5) содержит блок 255 селекции адреса, группу 256 триггеров, блок 257 синхронизации и блок 252 постоянной памяти, регистр 259 микрокоманды блока управления, мультиплексор 260 условий и связи 261 - 302 внутри блока. Блок памяти (фиг.8) содержит три секции 302 - 304 и связи 305 - 316 внутри блока. Блок коммутации (фиг,10) содержит универсальные вентильные матрицы 317 и 318 и связи 319 - 328 внутри блока.Универсальная вентильная матрица блока коммутации (фиг,11) содержит приемопередатчики 329 - 332; четырехканальный 8-разрядный мультиплексор 333, узел 334 управления и связи 335 - 361 внутриматрицы.Узел селекции адреса блока управления (фиг.15) содержит программируемую логическую матрицу 362, регистр 363 и связи 364 - 372 внутри блока,Группа триггеров (узел состояний) блока управления (фиг.18) содержит триггеры 373 - 376 и связи 377 - 392 внутри группы триггеров. Узел синхронизации блока управления (фиг.19) содержит генератор 393 тактовых импульсов, программируемую логическую матрицу 394, регистр 395 и связи 396 - 402 внутри узла, Узел поСтоянной памяти (фиг.21) содержит программируемые логические матрицы 403 - 405.Блоки сопроцессора (фиг.1) работают следующим образом.Операционный блок 1 (фиг.1) предназначен для выполнения основных операций по преобразованию и оперативному хранению информации, Пример построения 48- разрядного операционного блока путем соответствующего объединения по цепям переносов и сдвигов трех однотипных секций приведен на фиг,2, Секция операционного блока реализована в виде бис К 18018 П 1-112 (фиг.З),Управление операционным блоком происходит при помощи управляющего кода СЗ(8:1) = У 8(8:1), формируемого в блоке 5 управления,Приемопередатчик 75 предназначен для организации двунаправленной передачи информации, управление вводом - выводом приемопередатчиков 75 различных секций независимое:С 95 = С 49 = С 9 (1) = У 8(1) =: У 270(1) - младшая секция 42,С 95 = С 50 =. С 9(2) = У 8(2) = У 270(2) - средняя секция 43,С 95 = С 51 = С 9(3) = У 8(3) = У 270(З) - старшая секция 44,С 95 = 0 - У 107(16;1) = Х 91(16:1) - ввод информации,С 95 = 1 - У 91(16:1)=Х 101(16:1) - вывод информации из секции операционного блока,Содержание микрооперации, выполняемой в операционном блоке 1, определяется микрокодом, записанным в регистр 83 микрокоманды операционного блока. Микрокод поступает из блока 2 памяти в цикле выборки микрокоманды и фиксируется в регистре 83 микрокоманды операционного блока при помощи сигнала записи С 96:С 96=С 52(3)=С 53(3)=С 54(З)=С 9(5)=У 8(5)= У 271(1).В регистре 83 микрокоманды операционного блока хранится следующая информация;С 115(3:1) = У 116(3;1) - управление мубьтиплексором 76 данных,С 137(2:1) = У 138(2:1) - управление мультиплексором 82 выхода,С 155 = У 156 - управление модификацией адреса,С 148 = У 151 - разрешение записи в регистр 77 операнда, 1675880С 149 = У 152 - разрешение записи врегистр 78 числаС 150 = У 153 - разрешение записи врегистр 79 команды операционного блока.Между полями кода микрокоманды,считываемой из блока 2 памяти (У 12), и информацией, записываемой в регистр 83микрокоманды операционного блока, выполняется следующее соответствие:У 151 = У 12(28),10У 152 = У 12(27),У 153 = Х 92(8)= Х 62(8) = У 12(26) - старшая секция 44,У 163 = Х 92(8) = Х 63(8) = У 12(25) - средняя секция 43, 15У 153 = Х 92(8) = Х 64(8) = У 12(24) - младшая секция 42,У 116(3:1) = У 12(23:21),У 138(2;1) = У 12(20;19),У 156 = У 12(18),20Мультиплексор 76 данных предназначен для передачи информации в регистр 77операнда, регистр 78 числа или регистр 79команды операционного блока по одномуиз восьми каналов, код номера которого задается в формате микрокоманды:С 115(3:1) = 000 - У 120(16:1) = Х 103(16:1)- прямая передача,С 115(3;1) = 001 - У 12(16:1) = Х 111(16:1) -сдвиг влево на 1 Р, 30С 115(3:1) = 010 - У 12(16.1) = Х 112(16:1) -сдвиг влево на 2 Р,С 115(3:1) = 011 - У 120(16:1) = Х 113(16:1)- сдвиг вправо на 1 Р,С 115(3:1) = 100 - У 120(16:1) = Х 114(16:1) 35сдвиг вправо нд 2 Р,С 115(3:1) = 101 - У 120(16:1) = Х 106(1.6:1)- инверсная передача,С 115(3:1) = 110 - У 120(16:1) = Х 105(16:1)- дизъюнкция, 40С 15(3:1) = 111 - У 120(16;1) = Х 104(16:1)- конъюнкция.Для формирования функций инверсии, дизъюнкции и конъюнкции служатгруппы логических элементов НЕ 90, ИЛИ 4588 и И 84, Для реализации функции сдвиговв секции операционного блока поступают. следующие сигналы:Х 65 = (2:1) = Х 47(2:1), Х 69(2:1) = Х 72(2:1)- на младшую секцию 42,Х 66 = (2;1) = Х 48(2;1), Х 70(2:1) =Х 46(1 6:15) - среднюю секцию 43,Х 67 = (2;1) = У 68(2:1), Х 71(2:1)Х 47(1 6:15)- на старшую секцию 44.Регистр 77 операнда и регистр 78 числапредназначены для временного храненияоперандов и построены на сдвоенных Отриггерах, управляемых перепадом потен-циала. Регистр 79 команды операционного блока предназначен для хранения адресных полей кода команды: адреса первого операнда - младшая секция 42 операционного блока, адреса второго операнда - средняя секция 43 операционного блока, адреса перехода к следующей команде - старшая секция 44 операционного блока, независимое управление разрешением записи в регистр 79 команды операционного блока осуществляется при помощи кода У 12(26:24), задаваемого в формате микрокоманды, Имеется возможность модификации кода на выходе регистра 79 команды операционного блока. Модифицируется младший разряд кода при помощи логического элемента ИЛИ 89 и сигнала разрешения модификации адреса У 155, поступающего из регистра 83 микрокоманды операцио н ного блока; У 143 =- У 142(1) + У 155,Арифметико-логический узел 80 представляет собой комбинационную схему, формирующую в зависимости от поступающего на его входы содержимого, регистров операнда 77 и числа 78 и сигнала входного переноса Х 55(58,59) коды суммы У 135, суммы по модулю 2 У 136, а также сигналы выходного переноса У 60(61,57);У 135(16:1) = Х 127(16:1) + Х 12(16:1) + Х 55,У 136(16:1) = Х 127(16:1) + Х 128(1 6:1), Функциональная схема арифметика-логического узла приведена на фиг,7, В качестве сигналов входного переноса Х 55 в младшую секцию 42 операционного блока поступает сигнал У 272(2) с выхода регистра 259 микрокоманды блока 5 управления Х 55 = С 9(8) = У 8(8) = У 272(2), в среднюю секцию 43 - сигнал выходного переноса У 60 младшей секции 42 операцынного блока Х 58 .= У 60, в старшую секцию 44 - сигнал выходного переноса У 61 средней секции 43 опереционного блока Х 59 = У 61.Сигнал выходного переноса У 57 старшей секции 44 операционного блока является одним из условий перехода в микропрограммах и поступает на вход Х 266 мультиплексора 260 условий перехода блока 5 управления.Мультиплексор 81 выхода предназначен для коммутации на выход У 140 информации по одному из четырех направлений в зависимости от кода С 137(2:1) = У 138(2:1), записанного в регистре 83 микрокоманды операционного блока:С 137(2;1) = 00 - У 140(16;1) = Х 132(16:1) - регистр 78 чиСла,. Горная орректор Э, Лончакова изводственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 10 3 3003 Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., 4/5С 137(2;1) = 01 - У 140(16;1) = Х 131(16:1) -регистр 77 операнда,С 137(2:1) = 10 - У 140(16:1) = Х 134(16:1) -сумма по модулю 2,С 137(2:1) = 11 - У 140(16;1) = Х 135(16:1) - 5сумма.Информация с выхода У 140 мультиплексора 81 выхода поступает на вход мультиплексора 82 адресных данных, а также нэгруппы логических элементов И 84 и ИЛИ 1088,Мультиплексор 82 адреса данных коммутирует на выход 102 информацию по одному из двух каналов в зависимости от кодаС 97 = С 52(1) = С 53(1) =: С 54(1);15С 97 = 0 - У 102(16:1) = Х 139(16:1) - мультиплексор 81 выхода,С 97 = 1 - У 102(16:2) .= Х 141(16:1) - регистр 79 команды.Информация с выхода 102 мультиплексора 82 адреса данных поступает на вход101 приемопередатчика 85,Мультиплексор 45 связи (фиг.2) предназначен для организации сдвиговых операций совместно с секциями 42 - 44 25операционного блока, с его помощью реализуются следующие типа сдвигов; логический сдвиг влево на 1 разряд, логическийсдвиг влево на 2 разряда, арифметическийсдвиг вправо на 1 разряд, арифметический 30сдвиг вправо на 2 разряда, циклическийсдвиг влево на 1 разряд, циклический сдвигвлево на 2 разряда., циклический сдвиг вправо на 1 разряд и циклический сдвиг вправона 2 разряда, Мультиплексор 45 связи представляет собой двухканальный четырехразрядный мультиплексор, на управляющий.вход 56 которого поступает сигнал С 56 =С 9(7) = У 8(7) = У 8(7) = У 272(1) с выхода 272регистра 259 микрокоманды блока 5 управления:С 56 = 0 - логические и арифметическиесдвиги;С 56 = 1 - циклические сдвиги.На информационные входы 73 и 74 поступают соответственно по два старших имладших разряда информационного входа- выхода 13:Х 73(2:1) = Х 46(2:1) = Х 13(2:1),Х 74(2:1) = Х 48(16:15) = Х 13(48:47), 50Выходные коды У 68, У 72 поступают навходы Х 67 старшей 44 и Х 69 младшей 42секций операционного блока 1 соответственно, Мультиплексор 45 связи может бытьреализован, например, на микросхеме 55мультиплексора К 555 КП 11 (фиг.8),Блок 2 памяти (фиг,9) содержит младшую 302, среднюю 303 и старшую 304 16 разрядные секции блока памяти,соединенные соответствующим образом по информационным входам - выходам с младшей 42, средней 43 и старшей 44 секциямиоперационного блока 1:ХЗ 05(16:1) = У 12(16:1) = У 13(16;1) =Х 46(16:1),ХЗО 6(16:1) = У 12(31:17) = У 13(31;17) =Х 47(16:1),ХЗ 07(16:1) = У 12(48:33) = У 13(48:33) =Х 48(16:1),Адрес А поступает параллельно на всесекции блока памяти: Х 308(11:1) = Х 309(11:1)= Х 310(11:1) = Х 23(11:1) = У 22(11;1) = А.Управляющий код С 11(4:1) формируетсяв блоке 258 постоянной памяти блока 5 управления. Сигнал выбора кристалла С 11(1)поступает параллельно на все секции памяти,С 311 = С 312 = С 313 = С 11(1) -- У 273(1),Сигналы разрешения записи С 11(4:2)поступают индивидуально на каждую секцию блока памяти, зто позволяет производить запись в любую секцию блока памяти; С 314 = С 11(2) = У 273(2) - в младшую секцию 302,СЗ 15 = С 12(З) = У 273(3) - в среднюю секцию 303,С 316 = С 11(4) = У 273(4) - в старшую секцию 304,Секции памяти могут быть реализованы, например, на БИС ОЗУ КР 537 РУ 10 (фиг.10).Секция памяти (например, младшая 302) может работать в зависимости от управляющих кодов (например, для младшей секции 302 - С 314 и С 311) в следующих режимах,00 - У 305(16:1) = В - режим хранения информации,10 - У 305(16:1) = БП(А) - режим чтения, 11 - БП(А) = Х 305(16:1) - режим записи, где БП(А) - содержимое ячейки памяти с адресом А.Переменные на выходе У 305 могут принимать три значения; 10, 1, Я 1, где К - состояние большого выходного сопротивления.Блок 6 коммутации (фиг.11) предназначен для реализации необходимых связей между шинами внутреннего интерфейса, блок 6 коммутации представляет собой комбинационную схему, реализованную на двух БИС К 18018 П 1-111 (блоки 317 и 318), изготовленных на базе универсальных вентильных матриц. Функциональная схема блока 317.(318) приведена на фиг.11.Первый 48-разрядный информационный вход - выход 17 блока 6 коммутации образуется обьединением шести восьми- разрядных входов - выходов блоков 317 и 318:+Х 322(8:1) + Х 321(8:1)+Х 320(8:1) + Х 319(8:1).Второй 16-разрядный информационный вход - выход 18 блока 6 коммутацииобразуется объединением двух 8-разрядных 5входов - выходов блоков 317 и 318:Х 18(16;1) = Х 326(8:1) + Х 325(8:1).В зависимости от управляющего кодаС 327(3:1) = С 328(3:1) = С 29(3:1) = УЗЗ(З;1)осуществляются следующие режимы 10работы:000 - У 18(16; 01) = У 17(48:33) = У 17(32,17)-.= Х 18(16:01),100 - У 18(16:01) = Х 17(16:01), 20101 - У 18(16:01) = Х 17(32:17),110 - У 18(16:01) = Х 17(43:33),111 - У 18(16:01) = В, У 17(48;01) = В - нетпередачи,где В - состояние большого выходного 25сопротивления; Х - входной код; У - выходной, код.БИС К 18018 П 1-111 является многофункциональной, Нэ структурной схеме фиг,12приведена лишь часть полной структурной 30схемы БИС, реализующая необходимые режимы коммутации. На ней изображены че тыре приемопередатчика 329 - 332,четырехканальный 8-разрядный мультиплексор 333, блок 334 управления, Приемопередатчики 329 - 332 могут работать либов режиме ввода, либо в режиме вывода, врежиме ввода состояние входов - выходованалогично третьему состоянию.Выбор данного из четырех каналов 40мультиплексора 333 осуществляется с помощью 2-разрядного управляющего кода.Формирование внутренних управляющихсигналов на входах 335 - 339, поступающихсоответственно на управляющие входы 340 45- 343 приемопередатчиков 329 - 332 и управляющий. вход 344 мультиплексора ЗЗЗ,происходит в блоке 334 управления, Алгоритм формирования управляющих сигналовсоответствует логическим функциям, представленным в табл.1,Рассмотрим работу приемопередатчиков 329 - 332;С 340 = 0 - У 319(8:1) = УЗ 45(8:1) =Х 346(8:1) = У 347(8:1), 55С 340 = 1 - У 348(8:1) = Х 345(8;1) =УЗ 19(8:1),С 341 = 0 - У 321(8:1) = У 349(8;1) =Х 350(8:1) = У 347(8:1),С 341 = 1 - У 351(8:1) = ХЗ 49(8;1) Х 321(8:1),С 342 = О - У 323(8:1) = У 352(8:1) Х 353(8:1) = У 347(8:1),СЗ 42 = 1 - УЗ 54(8:1) = ХЗ 52(8:1) = Х 323(8:1),С 343 = 0 - У 325(8:1) = У 355(8:1)- Х 356(8:1) = У 347(8:1),С 343 = 1 - У 357(8:1) = Х 355(8:1) = Х 325(8: 1).Код управления С 344(2:1) мультиплексором 333 определяет следующие режимы коммутации;С 344(2:1) = 00 - У 347(8:1) = Х 358(8:1) =- У 348(8:1),СЗ 44(2;1) = 01 - У 347(8:1)= ХЗ 59(8:1)= УЗ 51(8:1),СЗ 44(2;1)=10-У 347(8;1 Х 360(8:1)=УЗЫ(8:1) СЗ 44(2:1) = 11 - У 347(8:1) = 361(8:1) = У 357(8:1).Схема сравнения управления синтеэирована на элементах из библиотеки элементов базовых ячеек БМК К 1801 ВП 1-111 (ШИ 0,010.045) по известной методике синтеза комбинационных схем.Регистр 7 адреса предназначен для формирования адреса в различных режимах работы: пассивном и активном. В активном режиме работы сопроцессора адресная информация от различных источников адреса, находящихся в блоке 3 адресации или секциях 42 - 44 операционного блока, поступаетчерез блок 6 коммутации на вход 21 регистра 7 адреса (фиг.1), В пассивном режиме адресная информация от системной магистрали поступает через инфтерфейсный блок 4 на вход 21 регистра 7 адреса, фиксация адресной информации осуществляется при помощи сигнала записи С 38(1) = УЗ 4(1) = У 276, Адрес с выхода 22 регистра 7 адреса поступает на адресный вход 23 блока 2 памяти; Х 23(11:1) = У 22(11:1).Регистр 7 адреса может быть реализован на микросхемах К 555 ТМ 9 (фиг,13).Блок 3 адресации (фиг.4) предназначен для формирования адреса микрокоманды: адреса фиксированных ячеек памяти (регистров общего назначения - РОН), обращение к которым возможно на микрокомандном уровне адресов обращений к таблицам сложных логических преобразований, а также для выделения разрядов при выполнении логических преобразований. Блок 3 адресации реализован на БИС БМК К 18018 П, Функциональная схема приведена на фиг.5,Приемопередатчик 158 блока 3 адресациипредназначен для организации двунаправленной передачи информации по 16-разрядной магистрали. Управление на 1675880 12правлением передачи осуществляется припомощи сигнала С 181 =- С 31(1) = У 35(1) =У 279:0- У 195(16:1) = Х 180(1,6:1) - ввод информации в блок 3 адресации, 51 - У 180(16:1) =: Х 192(16:1) - вывод информации.Содержание микрооперации, выполняемой в блоке 3 адресации, определяетсямикрокодом, записанным в регистр 162 10микрокоманд блока адресации, Микрокодпоступает иэ блока 2 памяти (фиг,1) в циклевыборки микрокоманд и фиксируется в регистре 162 микрокоманды блока адресациипри помощи сигнала записи С 182 = С 31(3) = 15У 35(3), поступающего с выхода 35 блока 5управления. Микрокод, хранящийся в регистре 162 микрокоманды блока адресациивесь цикл исполнения микрокоманды, предназначен для управления записью в регистры данных 159, адреса микрокоманды 163,команды 161, вектора 160, а также для задания адресов РОН, информация на вход 206регистра 162 микрокоманды блока адресации поступает через приемопередатчик 158 25с информационного входа - выхода 20:Х 206(11:1) = У 195(11:1):= Х 20(11:1) = У 18(11:1)= У 12(11;1).В фазе выборки микрокоманды блок 6коммутации настроен на передачу кода микрокоманды из младшей секции 302 блока 2памяти: Х 20(16;1) = У 18(16:1) = У 12(16:1),Принято следующее распределение полей в формате микрокоманды, поступающей в блок 3 адресации; 35У 12(11:10) - уп ра вление мул ьтиплексо-.,ром 170 адреса,У 12(9) - разрешение записи в регистр163 адреса микрокоманды,У 12(8) - разрешение записи в регистр 40161 команды,У 12(7) - разрешение записи в регистр160 вектора,У 12(6) - разрешение записи в регистр159 данных, 45У 12(5:1) - номер РОН,Мультиплексор 165 адреса микрокоманды, регистр 163 адреса микрокоманды,триггер 164 модификации адреса следующей микрокоманды, логический элемент 50ИЛИ 172 предназначены для формированияадреса следующей микрокоманды. Мультиплексор 165 адреса микрокоманды представляет собой двухканальныймультиплексор, управляемый при помощи 55сигнала С 183 = С 31(2)ОУ 35(2)0280(1), посту, пающего с выхода 35 блока 5 управления:О - У 208(9:1) = 000+Х 211(б:1),где Х 211(6,1) == Х 24(13;12) + Х 24(4;1) =:=У 12(48:47)+ У 12(32:31) + У 12(16:15) - код операции команды, поступающий при исполнении микрокоманды "Выборка команды";1 - У 208(9:1) =- Х 24(13:5) = У 8(48:40) - адрес перехода к следующей микрокоманде, поступающий при выборке любой микрокоманды.Выход 208 мультиплексора 165 адреса микрокоманды подключен к информационному входу 207 регистра 163 адреса микро- команды. Функциональная схема мультиплексора 165 адреса микрокоманды приведена на фиг.14,Регистр 163 адреса микрокоманды представляет собой 9-разрядный регистр, на информационный вход 207 которого поступает информация с выхода 208 мультиплексора 165 адреса микрокоманды и фиксируется в нем при помощи управляющего сигнала С 209=.У 210.Выход 234 регистра 163 адреса микро- команды подключен к входу 233 соответствующего канала мультиплексора 170 адреса, возможна модификация адреса микрокоманды с целью реализации условных переходов в микропрограммах, модифицируется младший разряд адреса с использованием триггера 164 модификации адреса и логического элемента ИЛИ 172, запись в триггер 164 модификации адреса происходит в фазе исполнения микрокоманды при помощи управляющего сигнала С 190 = С 31(4) = У 35(4) = У 280(3), на информационный вход 191 триггера 164 модификации адреса поступает сигнал с выхода 281 мультиплексора 260 условий перехода блока 5 управления (фиг.5): Х 191 = С 31(5) = У 35 = У 281,У 235 = У 234(1) + У 245,Регистры данных 159, вектора 160 и команды 161, мультиплексоры 166 - 169 выделения разрядов, группа логических элементов И 179 и группа логических элементов ИЛИ 173 предназначены для реализации функций обращения к элементам таблиц сложных логических преобразований и выделения разрядов,Регистр 159 данных предназначен для фиксации 16-разрядного кода, поступающего с выхода 18 блока б коммутации (фиг;1) через вход - выход 20 и приемопередатчик 158, мультиплексоры 166 - 169 выделения восьми, четырех, двух и одного бита служат для каскадного выделения разрядов из информации в регистре 158 данных, На выходе мультиплексора 169 выделения бита формируется выделенный бит, поступающий на выход 27 и далее на вход 267 мул ьтиплексора 260 условий перехода блока 5 управления,.Данный сигнал является одним из20 коммутируется информация в завйсимости 8( от управления кода С 239(2;1), формируемо- +Х го следующим образом;С 188 = 0 - С 239(2 1) = Х 252(2 1) = Х У 232(11:10), 50С 188= 1- С 239(2;1) =11,С 239 = 00 - У 193(16:1) - У 220(16:1), 4 ХС 239 = 01 - У 193(16:1) = 0000+. +С 233(9;1),гоХ 233(9:1) = У 234(9:2) + У 235. 2 условий перехода в микропрограммах.Восьми- или четырехраэрядный вектор может быть записан в регистр 160 вектора.Вторая группа логических элементов И 179управляет записью в регистр 160 вектора 5старших четырех разрядов вектора, поступающего с выхода 223 мультиплексора 166выделения 8 бит. Работа перечисленныхблоков осуществляется следующим образом; 10С 213 = У 217(4), С 214 = У 217(3), С 215 =С 254 = У 217(2), С 216 = У 217(1),С 213 = 0 - У 223(8:1) = У 220(8:1),С 213 = 1 - У 223(8:1) = У 220(16;9),С 214 = 0 - У 200(4:1) = У 223(4;1), 15С 214 = 1 - У 200(4;1) = У 223(8:5);С 215 = 0 - У 228(2;1) = У 200(2:1),С 215 = 1 - У 228(2:1) = У 200(4;2),С 216 = О - У 229 = У 228(1),С 216 = 1 - У 229 = У 228(2),С 254 = 0 - У 199(4:1) = 0000,С 254 = 1 - У 199(4:1) = У 223(8:5),Х 198(8:1) = У 199(4:1) + У 200(4:1).Регистр 160 вектора предназначен дляхранения 8- или 4-разрядного вектора при 25выделении разрядов, а также для формирования адреса при обращении к таблицамсложных логических преобразований атвектора двоичных переменных, информация о месте расположения таблиц преобразований кодируется в пале Б команды,записанном в регистре 161 команды, Сформированный адрес поступает на вход 236мультиплексора 170 адреса, Он образуетсяследующим образом: 35Х 236(12;1) = У 217(14:11) + У 237(8:5)+М 238(4:1),У 238(4;1) = Х 247(4;1) + Х 246(4:1),Х 246(4:1) = У 217(1 0;7),Мультиплексор 170 адреса предназначен для организации вывода информации,записанной в различные регистры блока 3адресации. Мультиплексор 170 адресапредставляет собой 4-канальный 16-разрядный мультиплексор, на выходе 193 которого 45 С выхода 193 мультиплексора 170 адреса информация поступает на вход 192 приемопередатчика 158. Функциональнаясхема мультиплексора 170 адреса приведена на фиг.15,Блок 5 управления (фиг.5) работает следующим образом.Блок 255 селекции адреса предназначен для опознавания адреса угла 256 состояния и области адресов "окна" памятисопроцессора в адресном пространстве,микроЭВМ. Блок 255 селекции адресасостоит из селектора адреса и регистра 363выбора устройства (фиг,16), Селектор адреса может быть построен, например, на БИСПЛМ КР 556 Р 12, а регистр 363 выбора устройства - на микросхеме К 555 ТМВ. На вход264 блока 255 селекции адреса, связанныйс входом 364 селектора адреса, поступаетадресная информация с выхода 25 интерфейсного блока 4, С выходов 365 и 366 селектора адреса сигналы поступаютсоответственно на выходы 367 и 368 регистра 363 выбора устройства, в котором онификсируются при помощи сигнала записиСЗ 69 = С 284(2) = У 285(2), поступающего свыхода 285 блока 258 постоянной памяти(фиг.5),После окончания цикла обмена информацией микроЭВМ с сопроцессором регистр 363 выбора устройства переходит вначальное состояние по сигналу сбросаС 370 = С 284(1) = В 285(1), поступающему свыхода 285 блока 253 постоянной памяти,При настройке узла 255 селекции адреса на выбор адреса узла 256 состояния(174762) и диапазона адресов "окна" памятисопроцессора (164000,167777), причемзначения адресов приведены в восьмеричной системе счисления, его работа можетбыть описана следуюн,ей системой логических уравнений (при передаче кода адресаактивным является низкий уровень сигнала):УЗ 65 = У 264(16) + Х 264(15) +Х 264(14)Ф264(13) -4- Х 264(12) Ф Х 264(11) Ф Х 264(10)Ф264(9)+Х 264(8)+Х 264(7)+ ---+Х 264(6) + Х 264(5) -+ Х 264(4) + Х 264(3)264(2)+ Х 264(1),У 366 = Х 264(16) 4 Х 264(15) 4" Х 264(14)+264(13) ФХ 264(12),Реализация данной системы логическихункций на одной БИС ПЛМ К 556 РТ 2 - трииальная, Регистр 259 микрокоманды блокаправления (фиг.5) предназначен для хранеия части кода микрокоманды, поступающев цикле выборки микрокоманды иэ блокапамяти. Регистр 259 микрокоманды блокауправления может быть реализован, напри 16167588015мер, на микросхемах К 555 ТМ 9 (фиг.17), Информация фиксируется в регистре 259 микрокоманды блока управления при помощисигнала записи С 299, поступающего из блока 257 синхронизации; С 299 = У 277,)Выполняется следующее соответствиемежду полями кода микрокоманды, считываемой из блока 2 памяти, и информацией,записываемой в регистр 259 микрокомандыблока управления: 10У 298(6;1) = Х 261(6:1) = У 12(17,12) - код, ,циклических сигналов, поступает в мультиплексор 45 связи,У 301(3:1) = Х 261(11:9) =. У 12(39:37) - код 20управления мультиплексором условий, поступает в мультиплексор 260 условий,Мультиплексор 260 условий (фиг.5)предназначен для реализации безусловныхи условных переходов в микропрограммах и 25может быть реализован, например, на микросхеме К 555 КП 7 (фиг.18), Мультиплексор260 условий выполняет функции коммутации на выход,281 одной из двоичных переменных, подаваемых на его входы в 30зависимости от управляющего кода:С 300 = У 301(3:1),000 - безусловный переход,001 - Х 262(2) = Х 14(10) -. - У 12(48) - старший разряд, 35010 - Х 262(1) = Х 14 (1) =- У 12(1) - младший.разряд,011 - Х 266 = Х 16 = У 15 - выходной перенос,100 - Х 267 = Х 28:=: У 27 - выделенный 40бит.Выход 281 мультиплексора 260 условийчерез вход 31 блока 3 адресации соединенс информационным входом 191 (фиг,4) триггера 164 модификации адреса микрокоманды,Группа 256 триггеров (фиг,18) служитдля задания режима работы сопроцессораиз микроЭВМ и хранения осведомительныхсигналов о состоянии сопроцессора, апрашиваемых микроЭВМ, Узел 256 состояния(фиг.18) содержит пять триггеров 373 - 375и 376-1, 376-2. Информация из микроЭВМпоступает из интерфейсного блока 4 на Овходы триггеров 373, 375, 376-1, 376-2; 55Х 377 = Х 263(2) =- .Х 26(3) -- У 25(3) = У 41(3),Х 378 = Х 263(1) =-. Х 26(2) = У 25(2) = У 41(2),Х 379(2:1) = Х 263(4:3) = Х 26(5;4) = У 25(5;4)== У 41(5:4),Запись в триггеры 373 - 276 синхронизирована сигналом записи, поступающим из узла 258 постоянной памяти на С-входы 380, 381, 382: С 380 = С 381 - С 382 = С 287(1) = У 289(1).Первый триггер 373 служит для перевода сопроцессора в пассивный режим работы, такой перевод возможен со стороны микроЭВМ и со стороны сопроцессора. Для перевода сопроцессора в пассивный режим со стороны микроЭВМ на О-вход 377 поступает сигнал низкого уровня требования останова по концу микрокоманды. Для перехода сопроцессора в пассивный режим по своему требованию в узле формирования управляющих сигналов выдается сигнал требования останова со стороны сопроцессора, поступающий на К-вход 383 первого триггера 373; С 383 = С 287(3) = У 289(3),На выходе 384 первого триггера 373 формируется общее требование остэнова (низкий уровень), поступающее на О-вход 385 второго триггера 374, Запись в триггер 374 синхронизирована сигналом конца исполнения микрокоманды, формируемым инвертированием сигнала С 286(1):С 386 = С 286(1); С 286(1) = С 288(1).При записи сигнала требования останова Х 385 сопроцессор переходит в пассивный режим работы, о чем свидетельствует сигнал на выходе Х 387 = 1 триггера 374 (низкий уровень). Информация о режиме работы с выхода 387 поступает на выходы 269, 283 и 297 группы 256 триггеров: У 387 = У 269 = У 383 = У 297(3).Переход в пассивный режим возможен и по сигналу начальной установки, гюступающему из системной магистрали 38 через узел 258 постоянной памяти на В-вход 388 триггера 374; С 388 = С 287(4) = У 289(4),Переход в активный режим Х 387 = 0 (высокий уровень) возможен по сигналу установки в активный режим, поступающему из узла 258 постоянной памяти на Я-вход 389 триггера 374; С 389 = С 287(2) = У 289(2).Третий триггер 375 предназначен для формирования сигнала "Пуск", по которому формируется начальный адрес в регистре 7 адреса, начинается сигнал ца выходе 390 при записи по О-входу 378 сигнала из мик- роЭВМ, заканчивается - в такте выборки микрокоманды по сигналу записи в регистр микрокоманды, формируемому в блоке 257 синхронизации; С 391 = С 286(2) = У 288(2),Сигнал "Пуск" с выхода 390 поступает на выход 278 узла 256 состояний и далее нэ вход 30 регистра 7 адреса: У 278 =- У 390,Четвертый 376-1 и пятый 3 Жтриггеры предназначены для указания нюмера секции блока 2 памяти, к которой происходитобращение от микроЭВМ в пассивном режиме работы. С выхода 392 данная информация поступает на выход 297 группы 256триггеров, 5На выходе 297 формируется 3-разрядный код У 297(3:1), поступающий в узел 258постоянной памяти: Х 293(3;1) = У 297(3:1) =У 387+ У 392(2:1).Группа 256 триггеров может быть реализована, например, на микросхемах триггеров К 555 ТМ 2 или К 555 Т 81.Узел 257 синхронизации (фиг.5) предназначен для формирования сигналов синхронизации работы всех узлов 15сопроцессора, Функциональная схема узла257 синхронизации приведена на фиг.19,Узел 257 синхронизации выполнен по схемеконечного автомата, включающего генератор 393 тактовых импульсов, логическую 20матрицу 394 и регистр 395.Генератор 393 тактовых импульсов может быть реализован по любой известнойсхеме, обеспечивающей формирование последовательности прямоугольных импульсов, например, по схеме, представленнойна фиг.19,Узел синхронизации циклически формирует на выходах 397 шесть тактовых импульсов в соответствии с временной 30диаграммой на фиг,20, Цикл содержит 12микротактов Т 1 Т 12 (соответственно 12 состояний автомата) и разделен на 2 подциклавыборки и исполнения микрокоманд. Тактовые импульсы имеют следующее назначение:У 397(1) - такт выборки микрокоманды,У 397(2) - такт передачи адреса,У 397(3) - такт обращения к памяти сопроцессора, 40У 397(4) - такт записи кода микрокоманды в регистр микрокоманды,У 397(5) - такт в регистры сопроцессорав цикле исполнения микрокоманды,У 397(6) - имеет вспомогательное назначение для обеспечения переходов автомата:Т 1 . Т 2, Т 12 Т 1, его необходимость обусловлена тем, что коды выходовУ 397(5) имеют повторы в цикле, например вТ 2 и Т 6, Т 8 и Т 12. 50Сформированные на выходе 397 регистра 395 тактовые импульсы У 397(5:1) далеесгруппированы на пяти выходах в соответствии с потребностями синхронизации различных блоков: 55У 271(2:1) = У 397(5:4),У 280(3;1) = У 397(5;4) +У 397(1),У 288(2;1) = У 394(4) + У 397(1),У 295(4:1) = У 397(5)+У 397(3:1),У 277 = У 397(4). Логический преобразователь 394 узласинхронизации может быть реализован наПЛМ К 556 Р 12 в соответствии со следующейсистемой логических уравнений;ХА(6:1) = У 397(6;1),термы ПЛМ:А 1 = ХА 6+ХА 5+ХА 4+ХАЗ ФХА 24 ХА 1А 2 = ХАЬФХА 54 ХА 4 ФХАЗ+ХА 2 ФХА 1АЗ = ХА 6 ФХА 5 ФХА 4+ХАЗ+ХА 2+ХА 1А 4 =- ХА 6+ХА 5+ХА 4+ХАЗ+ХА 2+ХА 1А 5 =- ХА 6 ФХА 5 ФХА 4 Ф ХАЗФХА 2+ХА 1А 6 -- ХА 6+ХА 5 ФХА 4 ФХАЗФ-ХА 2+.ХА 1А 7 = ХА 6+ХА 5 4" ХА 4 Ф ХАЗ+ХА 2 ФХА 1А 8 = ХА 6+ХА 5+ХА 4 8(АЗ+ХАЗФКА 2 ФХА 1Х 9 = ХА 6 ФХА 5 ФХАС ХАЗ ФХА 2 ФХАА 10 = ХА 6 ФХА 5 ФХА 4 4 ХАЗ+ХА 2 ФХА 1А 11 = ХА 6 ФХА 5+ХА 4 ФХА 34-ХА 2+ХА 1 А 12 = ХА 6 ФХА 5+ХА 4 ФХАЗФХАФХА 1 выходы ПЛМ:УА 1 = А 12+А 1 + А 2 + АЗ + А 4+ А 5 УА 2 = А 12 + А 6УАЗ = А 2+ АЗ + А 4+ А 8+ А 9+ А 10 УА 4 = АЗУА 5 = А 9УА 6. = А 1 + А 2 + А 7 + А 8На информационный вход 398 регистра 395 поступает шестиразрядный сигнал с выхода 399 логического преобразователя (матрицы) 394, На вход 400 синхронизации записи регистра 395 поступает сигнал с выхода 401 генератора 3".,3 тактовых импульсов. На вход 402 сброса регистра 395 поступает сигнал с входа 290 узла 257 синхронизации, формируемый блоком 256 состояния: С 402 = С 290 = У 283.В качестве выходов 397 используются инверсные выходы регистра 395, так кэк соответствующие сигналы имеют активный низкий уровень. Регистр 395 может быть реализован на двух микросхемах регистров К 555 ТМ 8,Узел 258 постоянной памяти (фиг.5) . предназначен для формирования сигналов управления работой блоков сопроцессора и синхронизации работы с системной магистралью 39 и 40.Узел 258 постоянной памяти представляет собой комбинационную схему, реализованную, например, на трех ПЛМ